JPH02114821A - Protection of snubber energy regenerative circuit - Google Patents

Protection of snubber energy regenerative circuit

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JPH02114821A
JPH02114821A JP63265343A JP26534388A JPH02114821A JP H02114821 A JPH02114821 A JP H02114821A JP 63265343 A JP63265343 A JP 63265343A JP 26534388 A JP26534388 A JP 26534388A JP H02114821 A JPH02114821 A JP H02114821A
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JP
Japan
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circuit
snubber energy
gate
snubber
inverter
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Application number
JP63265343A
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Japanese (ja)
Inventor
Yukinori Tsuruta
幸憲 弦田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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  • Protection Of Static Devices (AREA)
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Abstract

PURPOSE:To protect a self-extinguish element from breakdown by detecting overcurrent flowing through a snubber energy circuit then interrupting conducting paths of the self-extinguish element and a rectifying element having a control electrode and feeding snubber energy to a shortcircuit. CONSTITUTION:Overcurrent flowing through snubber energy circuits 12a-e, 15a-e are detected by means of a comparator 19 through a current transformer 29 and a rectifier 18. GTOs 12, 15 are turned OFF through gates 27, 28 while thyristors 12e, 15e are turned OFF through AND gates 26, 25. The GTOs 12, 15 can be protected from breakdown by feeding snubber energy to shortcircuits 10, 11.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は自己消弧形素子(例えばGTO)を用いたイン
バータ装置のスナバエネルギ回生回路の保護方法に関す
る。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for protecting a snubber energy regeneration circuit of an inverter device using self-extinguishing elements (eg, GTO).

(従来の技術) 従来、GTOを使用した3相インバータ装置としては、
第7図に示すような構成のものがある。
(Prior art) Conventionally, as a three-phase inverter device using GTO,
There is a configuration as shown in FIG.

ここでは従来例の動作説明を簡単にするため、3相ブリ
ッジ1段6相構成の180°通電のインバータ装置を例
に上げて説明する。第7図において、1は入力変圧器2
を介して入力される交流電源出力を直流に変換する整流
器、3はこの整流器1から出力される直流を交流に変換
するGTOとダイオードで構成されたブリッジ回路から
なるインバタで、このインバータ3の交流出力は出力変
圧器4を介して図示しない負荷に供給される。5は整流
器1の出力側の一方の直流線路に設けられた直流リアク
トル、6はインバータ3の入力側の一方の直流線路に設
けられたりアクドルで、このリアクトル6はインバータ
回路構成素子の単位時間当りの電流立上がり率を抑制す
るものである。
Here, in order to simplify the explanation of the operation of the conventional example, a 180° energization inverter device having a three-phase bridge one-stage six-phase configuration will be described as an example. In Fig. 7, 1 is the input transformer 2
A rectifier 3 converts the AC power output inputted through the rectifier 1 into DC, and 3 is an inverter consisting of a bridge circuit composed of a GTO and a diode that converts the DC output from the rectifier 1 into AC. The output is supplied to a load (not shown) via an output transformer 4. 5 is a DC reactor provided on one DC line on the output side of the rectifier 1, and 6 is an accelerator provided on one DC line on the input side of the inverter 3. This suppresses the current rise rate.

7a、7bはリアクトル5と6との間を結ぶ一方の直流
線路と他方の直流線路間に直列にして設けられた直流フ
ィルタ用コンデンサで、これら直流フィルタ用コンデン
サ7a、7bの直列回路にはさらにダイオード8とリア
クトル9の並列回路が接続されている。このダイオード
8とリアクトル9の並列回路はGTOとダイオードで構
成されたインバータ3の故障により直流短絡となった場
合に流れる短絡電流を抑制するものである。また、リア
クトル5と6との間を結ぶ一方の直流線路と他方の直流
線路間にはりアクドル10とサイリスタ11が直列にし
て設けられ、これらは短絡器を構成している。
7a and 7b are DC filter capacitors provided in series between one DC line and the other DC line connecting the reactors 5 and 6, and the series circuit of these DC filter capacitors 7a and 7b further includes A parallel circuit of a diode 8 and a reactor 9 is connected. This parallel circuit of the diode 8 and the reactor 9 suppresses the short-circuit current that flows when a DC short circuit occurs due to a failure of the inverter 3 composed of the GTO and the diode. Moreover, an axle 10 and a thyristor 11 are provided in series between one DC line and the other DC line connecting the reactors 5 and 6, and these constitute a short circuit.

ところで、このように構成されたインバータ装置におい
ては、インバータ3を構成するGTOのスナバ回路の損
失を低減し、装置としての効率を上昇させることを目的
として、スナバエネルギ回生回路が種々検討され考案さ
れている。
By the way, in the inverter device configured as described above, various snubber energy regeneration circuits have been studied and devised for the purpose of reducing the loss of the snubber circuit of the GTO that constitutes the inverter 3 and increasing the efficiency of the device. ing.

第8図はスナバエネルギを主回路の直流平滑フィルタ回
路へ回生するスナバエネルギ回生回路を具備した3相イ
ンバータ装置の回路構成例を示すもので、第7図と同一
部分および相当部分には同一符号を(t してその説明
を省略する。第8図において、12〜]7はインバータ
3を構成するGTo、12a〜1.7 aはフィードバ
ックダイオード、12b〜17bはスナバコンデンサ、
12c〜17cはスナバダイオード、12d〜17dは
スナバエネルギ回生用リアクトル、12e〜1.7 e
はスナバエネルギ回生用制御極側整流素子(以下サイリ
スクと称す)である。
Figure 8 shows an example of the circuit configuration of a three-phase inverter device equipped with a snubber energy regeneration circuit that regenerates snubber energy to the DC smoothing filter circuit of the main circuit. (t) and its explanation will be omitted. In FIG. 8, 12 to 7 are GTo constituting the inverter 3, 12a to 1.7a are feedback diodes, 12b to 17b are snubber capacitors,
12c to 17c are snubber diodes, 12d to 17d are snubber energy regeneration reactors, 12e to 1.7 e
is a control pole side rectifying element for snubber energy regeneration (hereinafter referred to as Cyrisk).

第9図は第8図に示すスナバエネルギ回生回路付インバ
ータ回路の動作を示すタイムチャートである。第9図に
おいて、(a)〜(f)は各々GTO12,17,13
,1,5,14,16のゲート信号、(g)〜(1)は
補助サイリスタ12e〜16eのゲート信号を示す。例
えばU相のスナバエネルギ回生回路の動作はモード(I
)。
FIG. 9 is a time chart showing the operation of the inverter circuit with snubber energy regeneration circuit shown in FIG. 8. In FIG. 9, (a) to (f) are GTO12, 17, and 13, respectively.
, 1, 5, 14, and 16, and (g) to (1) indicate gate signals of auxiliary thyristors 12e to 16e. For example, the U-phase snubber energy regeneration circuit operates in mode (I
).

(II)となる。すなわち、モード(I)においては時
刻toに補助サイリスタ12eか点弧され、スナバコン
デンサ12bのエネルギがりアクドル6 フィルタコン
デンサ7a リアクトル12d。
(II). That is, in mode (I), the auxiliary thyristor 12e is fired at time to, and the energy of the snubber capacitor 12b is increased to the accelerator 6, the filter capacitor 7a, and the reactor 12d.

補助サイリスタ12eを介して回生される。スナバコン
デンサ12bの電荷が放電し、零か僅かに電圧が反転す
ると、時刻t1にフィードバックダイオード12aがオ
ンし、モード(II)に移行する。モード(n)ではり
アクドル6に移行したスナバエネルギが直流フィルタコ
ンデンサ7a、  リアクトル12d、補助サイリスタ
12e、スナバダイオード12c、ダイオード12aを
介して環流し、減衰するまで移行してスナバエネルギが
吸収される。
It is regenerated via the auxiliary thyristor 12e. When the charge in the snubber capacitor 12b is discharged and the voltage becomes zero or slightly reversed, the feedback diode 12a is turned on at time t1, and the mode shifts to mode (II). In mode (n), the snubber energy transferred to the beam axle 6 circulates through the DC filter capacitor 7a, the reactor 12d, the auxiliary thyristor 12e, the snubber diode 12c, and the diode 12a, and is transferred until it is attenuated, and the snubber energy is absorbed. .

(発明が解決しようとする課題) しかし、このようなスナバエネルギ回生回路を具備した
インバータ装置において、該スナバエネルギ回生回路に
異常が発生すると、定格ターンオフ電流を越えた過電流
が流れ、GTO素子がタンオフに失敗し、破損するとい
う問題があった。
(Problem to be Solved by the Invention) However, in an inverter device equipped with such a snubber energy regeneration circuit, if an abnormality occurs in the snubber energy regeneration circuit, an overcurrent exceeding the rated turn-off current flows, causing the GTO element to There was a problem of failure in turn-off and damage.

本発明はスナバエネルギ回生回路の異常により流れる過
電流を検出してインバータ回路を構成するGTO素子が
破損する前に保護停止させるようにしたスナバエネルギ
回生回路の保護方法を提供することを目的とする。
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for protecting a snubber energy regeneration circuit, which detects an overcurrent flowing due to an abnormality in the snubber energy regeneration circuit and stops protection before the GTO elements forming an inverter circuit are damaged. .

[発明の構成] (課題を解決するための手段) 本発明は上記の目的を達成するため、インバタ回路を構
成する自己消弧形素子のスナノく回路におけるスナバエ
ネルギをインバータの主回路へ回生ずるスナバエネルギ
回生回路において、該スナバエネルギ回生回路の異常時
に流れる過電流を検出すると、前記インバータ回路の自
己消弧形素子のゲートをブロックし、同時に前記スナバ
エネルギ回路の制御極付整流素子のゲートをブロックす
ると共に前記インバータの主回路に設けられた短絡用制
御極付整流素子を点弧するようにしたちのである。
[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention regenerates the snubber energy in the snubber circuit of the self-arc-extinguishing elements constituting the inverter circuit to the main circuit of the inverter. In the snubber energy regeneration circuit, when an overcurrent flowing during an abnormality in the snubber energy regeneration circuit is detected, the gate of the self-extinguishing element of the inverter circuit is blocked, and at the same time, the gate of the rectifier element with control pole of the snubber energy circuit is blocked. At the same time as blocking the inverter, a rectifying element with a short-circuit control pole provided in the main circuit of the inverter is ignited.

(作用) このような本発明によるスナバエネルギ回生回路の保護
方法にあっては、スナバエネルギ回生回路に流れる過電
流が検出されると、自己消弧形素子のゲートがブロック
されると同時にスナバエネルギ回生回路の制御極付整流
素子のゲートがブロックされてその通電路がしゃ断され
、またスナパエネルギはインバータの主回路に設けられ
た短絡用制御極付整流素子が点弧されることにより形成
される短絡回路を通して流れので、インバータを構成す
る自己消弧形素子の破損を未然に防止することが可能と
なる。
(Function) In the method for protecting a snubber energy regeneration circuit according to the present invention, when an overcurrent flowing in the snubber energy regeneration circuit is detected, the gate of the self-extinguishing element is blocked and the snubber energy regeneration circuit is simultaneously blocked. The gate of the rectifier with a control pole in the regenerative circuit is blocked and its energizing path is cut off, and the snapper energy is a short circuit formed when the rectifier with a control pole for short circuit provided in the main circuit of the inverter is ignited. Since the current flows through the circuit, it is possible to prevent damage to the self-extinguishing elements that constitute the inverter.

(実施例) 以下本発明の一実施例を図面を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明によるスナバエネルギ回生回路の異常時
の保護方法を説明するための回路構成例を示すもので、
ここではインバータ回路の3相各相(U相、■相、X相
)全てが同様な構成なので、■相を代表して示しである
。なお、第8図と同一および同相当する部分には同一符
号を付してその説明を省略する。
FIG. 1 shows an example of a circuit configuration for explaining a method of protecting a snubber energy regeneration circuit in the event of an abnormality according to the present invention.
Here, since all three phases (U phase, ■ phase, and X phase) of the inverter circuit have the same configuration, the ■ phase is shown as a representative. Note that the same or corresponding parts as in FIG. 8 are given the same reference numerals, and the explanation thereof will be omitted.

第1図において、29はスナバエネルギ回生回路と主回
路に設けられた直流フィルタ用コンデンサ7aと7bと
を結ぶ電路に設けられた変流器で、この変流器29はス
ナバエネルギ回生電流を検出するものである。18はこ
の変流器29により検出されたスナバエネルギ回生電流
に応じた交流電流Voを直流電圧信号V1に変換する整
流器である。]9はこの整流器18から出力される直流
電圧信号V1を予め設定された基準値と比較し、■1が
基準値を越えると信号FLTを出力する比較回路である
。20はこの比較回路1つから出力される信号FLTと
主回路に設けられた短絡器を構成するサイリスタ]1の
点弧信号S1が入力されるオア回路で、このオア回路2
0の出力信号でサイリスタ1]を点弧するものである。
In Fig. 1, 29 is a current transformer installed in the electrical path connecting the snubber energy regeneration circuit and the DC filter capacitors 7a and 7b provided in the main circuit, and this current transformer 29 detects the snubber energy regeneration current. It is something to do. 18 is a rectifier that converts the alternating current Vo corresponding to the snubber energy regeneration current detected by the current transformer 29 into a direct current voltage signal V1. ] 9 is a comparison circuit that compares the DC voltage signal V1 output from the rectifier 18 with a preset reference value, and outputs a signal FLT when 1 exceeds the reference value. 20 is an OR circuit to which the signal FLT output from one comparison circuit and the ignition signal S1 of the thyristor 1 which constitutes a short circuit provided in the main circuit are input;
Thyristor 1] is fired with an output signal of 0.

21〜26はアンド回路で、アンド回路21の一方の入
力端にはGTOl2のオンゲート信号82ONが入力さ
れ、アンド回路22の一方の入力端にはGTOl2のオ
フゲート信号52or”pか入力され、アンド回路23
の一方の入力端にはGTOl5のオンゲート信号33O
Nが入力され、またアンド回路24の一方の入力端には
GTOl5のオフゲト信号33OFFが入力される。さ
らにアンド回路25の一方の入力端にはサイリスタ15
eのオンゲート信号が人力され、アンド回路26の一方
の入力端にはサイリスタ1.2 eのオンゲート信号が
入力される。そして、これら各アンド回路21〜26の
他方の入力端に比較回路19から出力される信号FLT
か加えられると、その出力がブロックされるようになっ
ている。27.28はGTOのゲート回路で、ゲート回
路27はアンド回路21からゲートオンの信号が入力さ
れるとGTOl2のゲートにゲートオンパルスを、アン
ド回路22からゲートオフの信号が入力されるとGTO
l2のゲートにゲートオフパルスを出力し、またゲート
回路28はアンド回路23からゲートオンの信号が人力
されるとGTOl5のゲートにゲートパルスを、アンド
回路24からゲートオフの信号が人力されるとGTOl
 5のゲートにゲートオフパルスを出力するものである
21 to 26 are AND circuits, one input terminal of the AND circuit 21 receives the ON gate signal 82ON of the GTOl2, one input terminal of the AND circuit 22 receives the OFF gate signal 52or"p of the GTOl2, and the AND circuit 23
On-gate signal 33O of GTOl5 is connected to one input terminal of
N is input, and an off-gate signal 33OFF of the GTOl5 is input to one input terminal of the AND circuit 24. Furthermore, a thyristor 15 is connected to one input terminal of the AND circuit 25.
The on-gate signal of thyristor 1.2e is inputted manually, and the on-gate signal of thyristor 1.2e is inputted to one input terminal of the AND circuit 26. A signal FLT is output from the comparator circuit 19 to the other input terminal of each of these AND circuits 21 to 26.
is added, its output is blocked. 27. 28 is a GTO gate circuit. When a gate-on signal is input from the AND circuit 21, the gate circuit 27 applies a gate-on pulse to the gate of GTOl2, and when a gate-off signal is input from the AND circuit 22, it outputs a gate-on pulse to the gate of GTO12.
The gate circuit 28 outputs a gate off pulse to the gate of GTOl5 when a gate on signal is input from the AND circuit 23, and outputs a gate pulse to the gate of GTOl5 when a gate off signal is input from the AND circuit 24.
This outputs a gate-off pulse to the gate No.5.

次に上記のように構成された回路構成の作用を説明する
Next, the operation of the circuit configured as described above will be explained.

第2図は第1図の動作を説明するためのタイムチャート
、第3図はGTOl 2のスナバエネルギ回生回路を代
表して示すものである。ここで、第2図(a)はGTO
l2のオンゲートパルス オフゲートパルス、(b)は
サイリスタ12eのゲトパルス、(C)はGTOl5の
オンゲートパルス、オフゲートパルス、(d)はサイリ
スタ15eのゲートパルスである。(e)は正常時のり
アクドル12dの電流である。
FIG. 2 is a time chart for explaining the operation of FIG. 1, and FIG. 3 is a representative diagram of the snubber energy regeneration circuit of GTOl 2. Here, Fig. 2(a) shows the GTO
On-gate pulse and off-gate pulse of l2, (b) is the gate pulse of thyristor 12e, (C) is the on-gate pulse and off-gate pulse of GTO15, and (d) is the gate pulse of thyristor 15e. (e) is the current of the steering wheel 12d during normal operation.

いま、サイリスタ12eがショートした場合の故障に注
目して考察して見るに、故障が発生する時期に応じて過
電流の検出時点が異なる。例えば第2図(f)、(g)
で示すケースはGTOがオフしている期間にサイリスタ
12eがショートしたケースである。また第2図(h)
、(i)で示すケースはGTOl5がオンしている期間
にサイリスタ12eがショートしたケースである。何れ
のケースとも第3図に示すような閉ループ回路を通して
過電流が流れる。すなわち、コンデンサ7bの正極端子
より変流器29を介してリアクトル12d、サイリスタ
12e、スナバダイオード12c、GTOl5.  リ
アクトル9.コンデンサ7bの負極端子のループで過電
流が流れる。こ]0 の場合、第2図(f)、(g)で示したケースはtF1
時点でサイリスタ12eがショートしてからGTO15
がオンする時点t122まて、コンデンサ7aの正極、
リアクトル6、コンデンサ12b  リアクトル12d
、コンデンサ7aの負極の閉ループで共振電流が流れ続
け、その後第3図に矢印で示すような閉ループを通して
過電流が流れる。また、第2図(h)、(i)で示した
ケスはtpB時点でサイリスタ12eがショートすると
同時に過電流が第3図に矢印で示すような閉ループを通
して流れる。ここで、第2図おいてOCは比較回路19
に設定された過電流検出レベルである。
Now, focusing on a failure when the thyristor 12e is short-circuited, the time point at which overcurrent is detected differs depending on when the failure occurs. For example, Fig. 2 (f), (g)
The case shown by is a case in which the thyristor 12e is short-circuited while the GTO is off. Also, Figure 2 (h)
, (i) is a case where the thyristor 12e is short-circuited while the GTOl5 is on. In either case, an overcurrent flows through a closed loop circuit as shown in FIG. That is, the reactor 12d, thyristor 12e, snubber diode 12c, GTOl5 . Reactor 9. An overcurrent flows in the loop of the negative terminal of the capacitor 7b. ] 0, the cases shown in Fig. 2 (f) and (g) are tF1
At this point, thyristor 12e short-circuited and then GTO15
Until the time t122 when is turned on, the positive electrode of the capacitor 7a,
Reactor 6, capacitor 12b Reactor 12d
, a resonant current continues to flow in the closed loop of the negative electrode of the capacitor 7a, and then an overcurrent flows through the closed loop as shown by the arrow in FIG. In addition, in the case shown in FIGS. 2(h) and (i), at the same time as the thyristor 12e is short-circuited at time tpB, an overcurrent flows through a closed loop as shown by the arrow in FIG. 3. Here, in FIG. 2, OC is the comparison circuit 19
This is the overcurrent detection level set to .

このように両ケースとも第3図に示すような閉ループで
過電流が流れると、この過電流は変流器29により検出
され、さらに整流器18により直流電圧信号v1として
比較回路19に入力される。
In both cases, when an overcurrent flows in a closed loop as shown in FIG. 3, this overcurrent is detected by the current transformer 29 and further inputted by the rectifier 18 to the comparator circuit 19 as a DC voltage signal v1.

この比較回路19ではその直流電圧信号v1と過電流検
出レベルとを比較し、直流電圧信号v1が過電流検出レ
ベルOCを越えると出力信号FLTがオア回路20介し
て短絡器を構成するサイリスタ9のゲートに加えられ、
該サイリスタ9を点弧する。また同時に比較回路19の
出力信号FLTによりアンド回路21〜26の出力S2
A。
This comparison circuit 19 compares the DC voltage signal v1 with the overcurrent detection level, and when the DC voltage signal v1 exceeds the overcurrent detection level OC, the output signal FLT is sent via the OR circuit 20 to the thyristor 9 constituting the short circuit. added to the gate,
The thyristor 9 is fired. At the same time, the output signal FLT of the comparison circuit 19 causes the output S2 of the AND circuits 21 to 26 to be
A.

S2B、S3A、S3B、S、lG、S5Gがブロック
されるので、各々GTO12のオンゲート。
Since S2B, S3A, S3B, S, 1G, and S5G are blocked, each GTO12 is on-gate.

オフゲート、GTO15のオンゲート、オフゲト、サイ
リスタ12e、15eがゲートブロックされる。
The off gate, the on gate of the GTO 15, the off gate, and the thyristors 12e and 15e are gate blocked.

したがって、主回路に設けられたりアクドル5およびサ
イリスタ11から構成された短絡器を通して電流が流れ
ることにより、直流電圧が短時間に低下させると共にイ
ンバータ回路の運転を停止する保護連動動作が行なわれ
ることになる。
Therefore, when a current flows through a short circuit provided in the main circuit or made up of the accelerator 5 and the thyristor 11, a protective interlocking operation is performed that reduces the DC voltage in a short time and stops the operation of the inverter circuit. Become.

このように本実施例によれば、スナバエネルギ回生回路
に異常が発生してもそのとき流れる過電流を検出して短
絡器を動作させると共に保護連動動作によりインバータ
回路の動作が停止するので、GTO素子が破壊されるよ
うなことがなく、重大事故に発展することを防止するこ
とができる。ま1ま た、上記実施例では述べなかったが、故障時の異常を表
示する表示手段を備えることにより、事故原因調査を容
易にし、装置の停止に期間を短くすることができる。
As described above, according to this embodiment, even if an abnormality occurs in the snubber energy regeneration circuit, the overcurrent flowing at that time is detected and the short circuit is activated, and the operation of the inverter circuit is stopped by the protection interlocking operation. The element will not be destroyed, and serious accidents can be prevented. (1) Although not described in the above embodiment, by providing a display means for displaying an abnormality at the time of a failure, it is possible to facilitate investigation of the cause of the accident and shorten the period for stopping the apparatus.

次に本発明の他の実施例について説明する。Next, other embodiments of the present invention will be described.

第4図は本発明の他の実施例を示すもので、第1図と同
一部分および同相当部分には同一?〕号を付してその説
明を省略する。本実施例ではスナバエネルギ回生回路と
主回路に設けられた直流フィルタ用コンデンサ7aと7
bとを結ぶ電路にスナバエネルギ回生回路の異常時に流
れる過電流により溶断するヒユーズ31とトリガーヒユ
ーズ32を並列にして設け、ヒユーズ溶断時トリガー接
点を通して得られる検出信号を異常検出回路30に入力
するようにしたものである。異常検出回路30以降のゲ
ート信号ブロック回路構成については第1図と同様なの
で、ここでは省略しである。
FIG. 4 shows another embodiment of the present invention, and the same parts and equivalent parts as in FIG. 1 are the same. ] and the explanation thereof will be omitted. In this embodiment, DC filter capacitors 7a and 7 are provided in the snubber energy regeneration circuit and the main circuit.
A fuse 31 and a trigger fuse 32, which are blown by an overcurrent flowing in the event of an abnormality in the snubber energy regeneration circuit, are provided in parallel in the electrical path connecting the snubber energy regeneration circuit to the fuse 31, and a detection signal obtained through the trigger contact when the fuse blows is inputted to the abnormality detection circuit 30. This is what I did. The gate signal block circuit configuration after the abnormality detection circuit 30 is the same as that in FIG. 1, so it is omitted here.

したがって、このような構成としてもスナバエネルギ回
生回路の異常を検出でき、前記実施例と同様の保護連動
動作を行なわせることができる。
Therefore, even with such a configuration, an abnormality in the snubber energy regeneration circuit can be detected, and the same protective interlocking operation as in the embodiment described above can be performed.

第5図はさらに本発明の他の実施例を示すもので、第1
図と同一および同相当部分には同一符号を付してその説
明を省略する。また、第6図は第5図の動作を説明する
ためのタイムチャートである。なお、本実施例において
は第1図に示すダイオード8およびリアクトル11は設
置しない方式を採用した主回路構成例について述べる。
FIG. 5 further shows another embodiment of the present invention.
The same or equivalent parts as those in the figures are given the same reference numerals, and the explanation thereof will be omitted. Further, FIG. 6 is a time chart for explaining the operation of FIG. 5. In this embodiment, an example of the main circuit configuration will be described in which the diode 8 and reactor 11 shown in FIG. 1 are not installed.

第5図において、整流回路18から出力されるスナバエ
ネルギ回生電流検出信号■、を波形整形回路33に加え
て“1”か“0”の方形波信号に波形整形する。第6図
(i)はこの波形を示すもので、その信号v1は正常時
には周期的に連続した方形波パルス信号となる。また図
示する単安定マルチ回路30.35は補助サイリスタ1
5eのゲート信号S4および補助サイリスタ12eのゲ
ート信号S5の立上りでトリガされるもので、正常時の
スナバエネルギ回生電流検出信号v2よりもパルス幅の
長いパルスが得られるように定数が設定されている。し
たがって、正常時にはスナバエネルギ回生電流検出信号
V2がマスクされたパルス信号V3.V4を出力する。
In FIG. 5, the snubber energy regeneration current detection signal (2) output from the rectifier circuit 18 is applied to a waveform shaping circuit 33 and shaped into a square wave signal of "1" or "0". FIG. 6(i) shows this waveform, and the signal v1 becomes a periodically continuous square wave pulse signal during normal operation. In addition, the illustrated monostable multi-circuit 30.35 is the auxiliary thyristor 1.
It is triggered by the rise of the gate signal S4 of the thyristor 5e and the gate signal S5 of the auxiliary thyristor 12e, and a constant is set to obtain a pulse with a longer pulse width than the snubber energy regeneration current detection signal v2 during normal operation. . Therefore, under normal conditions, the snubber energy regeneration current detection signal V2 is masked by the pulse signal V3. Outputs V4.

第6図(h)。Figure 6 (h).

(j)はこのパルス信号を各々示すものである。(j) shows each of these pulse signals.

このように単安定マルチ回路30.35から得られるパ
ルス信号V3.V4は波形整形回路33から出力される
パルス信号V2と共にアンド回路34に加えられる。こ
のアンド回路34ではこれらの信号の論理積をとるので
、正常時検出信号V2はパルス信号v3及び■4でマス
クされ、出力信号は送出されないが、異常時にはこのア
ンド回路34からパルス信号が得られ、これをフリップ
フロップ32にセット信号v5として加えられるように
構成する。
In this way, the pulse signal V3. obtained from the monostable multicircuit 30.35. V4 is applied to the AND circuit 34 together with the pulse signal V2 output from the waveform shaping circuit 33. Since this AND circuit 34 takes the logical product of these signals, the detection signal V2 in the normal state is masked by the pulse signals v3 and ■4, and no output signal is sent out. However, in the case of an abnormality, a pulse signal is obtained from the AND circuit 34. , which is configured to be applied to the flip-flop 32 as a set signal v5.

したがって、このフリップフロップ32がアンド回路3
4からパルス信号でセットされたことをもって、そのセ
ット出力を故障信号FLTとして第1図と同様にインバ
ータ回路のゲートを停止させると同時に短絡器を構成す
るサイリスタ11を点弧すれば、前述同様の保護動作を
行なうことができる。
Therefore, this flip-flop 32 is connected to the AND circuit 3
4, the set output is used as a failure signal FLT to stop the gate of the inverter circuit as shown in FIG. 1, and simultaneously fire the thyristor 11 constituting the short circuit. A protective operation can be performed.

[発明の効果コ 以上述べたように本発明によれば、スナバエネルギ回生
回路に異常が発生した場合には、そのとき流れる過電流
を検出してインバータ回路を構成するGTO素子が破損
する前にインバータ回路を保護停止させることができる
スナバエネルギ回生回路の保護方法を提供できる。
[Effects of the Invention] As described above, according to the present invention, when an abnormality occurs in the snubber energy regeneration circuit, the overcurrent flowing at that time is detected and the system is installed before the GTO elements constituting the inverter circuit are damaged. It is possible to provide a protection method for a snubber energy regeneration circuit that can protect and stop an inverter circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す回路構成図、第2図は
同実施例の作用を説明するためのタイムチャート、第3
図は同実施例における一つのGTO素子に対するスナバ
エネルギ回生回路に流れる過電流を説明するための回路
構成図、第4図および第5図は本発明の他の実施例をそ
れぞれ示す回路構成図、第6図は第5図に示す実施例の
作用を説明するためのタイムチャート、第7図はインバ
ータ装置の構成を示す回路図、第8図はインバタ装置の
GTO素子に対して採用されたスナバエネルギ回生回路
の詳細を示す回路図、第9図は第8図の動作を説明する
ためのタイムチャートである。 1・・・整流器、2・・・入力変圧器、3・・インバー
タ、4・・・出力変圧器、5・・・直流リアクトル、6
・・・リアクトル、7a、7b・・・直流フィルタ用コ
ンデンサ、10・・・短絡器用リアクトル、11・・・
短絡器用サイリスク、12〜17−G T 0 、12
 a 〜17 a −・・サイリスク、12b〜17b
・・・スナバコンデンサ、12c〜17c・・・スナバ
ダイオード、12d〜17d・・・リアクトル、12e
〜17e・・・サイリスタ、18・・・整流器、19・
・・比較回路、20オア回路、21〜26・・・アンド
回路、27.28・・・ゲート回路、29・・・変流器
。 出願人代理人 弁理士 鈴江武彦 第
FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, FIG. 2 is a time chart for explaining the operation of the embodiment, and FIG.
The figure is a circuit configuration diagram for explaining the overcurrent flowing in the snubber energy regeneration circuit for one GTO element in the same embodiment, and FIGS. 4 and 5 are circuit configuration diagrams showing other embodiments of the present invention, respectively. 6 is a time chart for explaining the operation of the embodiment shown in FIG. 5, FIG. 7 is a circuit diagram showing the configuration of the inverter device, and FIG. 8 is a snubber adopted for the GTO element of the inverter device. A circuit diagram showing details of the energy regeneration circuit, and FIG. 9 is a time chart for explaining the operation of FIG. 8. 1... Rectifier, 2... Input transformer, 3... Inverter, 4... Output transformer, 5... DC reactor, 6
...Reactor, 7a, 7b...DC filter capacitor, 10...Short circuit reactor, 11...
Cyrisk for short circuit, 12-17-G T 0, 12
a ~ 17 a -- Cyrisk, 12b ~ 17b
... Snubber capacitor, 12c to 17c... Snubber diode, 12d to 17d... Reactor, 12e
~17e... Thyristor, 18... Rectifier, 19.
... Comparison circuit, 20 OR circuit, 21-26... AND circuit, 27.28... Gate circuit, 29... Current transformer. Applicant's agent Patent attorney Takehiko Suzue

Claims (1)

【特許請求の範囲】[Claims]  インバータ回路を構成する自己消弧形素子のスナバ回
路におけるスナバエネルギをインバータの主回路へ回生
するスナバエネルギ回生回路において、該スナバエネル
ギ回生回路の異常時に流れる過電流を検出すると、前記
インバータ回路の自己消弧形素子のゲートをブロックし
、同時に前記スナバエネルギ回路の制御極付整流素子の
ゲートをブロックすると共に前記インバータの主回路に
設けられた短絡用制御極付整流素子を点弧することを特
徴とするスナバエネルギ回生回路の保護方法。
In a snubber energy regeneration circuit that regenerates snubber energy in a snubber circuit of self-extinguishing elements constituting an inverter circuit to the main circuit of the inverter, when an overcurrent flowing during an abnormality in the snubber energy regeneration circuit is detected, the self Blocking the gate of the arc-extinguishing element, simultaneously blocking the gate of the rectifier with control pole of the snubber energy circuit, and igniting the rectifier with control pole for shorting provided in the main circuit of the inverter. A method of protecting a snubber energy regeneration circuit.
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