JPH02109359A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に積層化された三次元デ
バイスの構部に好適な半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a semiconductor device suitable for a structure of a stacked three-dimensional device.
積層化された多結晶シリコンデバイスの高性能化の手法
である水素化には、アイ・イー・イー・イー、エレクト
ロン デバイス レターズ、イー・デー・エル５．（１
９８４年）第４６８頁から第４７０頁（ＩＥＥＥ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ。Hydrogenation, which is a method for improving the performance of stacked polycrystalline silicon devices, is described in IEE, Electron Device Letters, EDL 5. (1
984) pages 468 to 470 (IEEE El
ectron Device Letters.
ＶＯＬ、ＥＤＬ−５（１９８４）ｐｐ、４６８−４７０
）において論じられているように、多結晶シリコンデバ
イスの上部最終パッシベーション膜としてプラズマ窒化
シリコン膜（プラズマナイトライド１ｌｉ）を形成し、
膜形成時にできる多量の水素を用いる手法がある。VOL, EDL-5 (1984) pp, 468-470
), forming a plasma silicon nitride film (plasma nitride 1li) as the top final passivation film of the polycrystalline silicon device;
There is a method that uses a large amount of hydrogen produced during film formation.
上記従来技術によれば、プラズマナイトライド膜形成時
に発生する水素により多結晶シリコンデバイスは水素化
され、特性は大きく向上する６しかし、プラズマナイト
ライド膜により封じ込められた過剰の水素は下層シリコ
ン基板上のＭＯＳトランジスタのホットキャリア効果を
増大させ。According to the above conventional technology, the polycrystalline silicon device is hydrogenated by the hydrogen generated during the formation of the plasma nitride film, and its characteristics are greatly improved. Increases the hot carrier effect of MOS transistors.
ＭＯＳトランジスタの信頼性を大きく低下させるという
問題があった。There was a problem in that the reliability of the MOS transistor was greatly reduced.
第２図は上記問題の説明図である３図中の９がプラズマ
ナイトライド膜で、積層化された多結晶シリコンＭＯＳ
トランジスタのゲートが７．ソース、トレイン６、そし
て、下層のシリコン基板上ＭＯＳトランジスタのゲート
が３、ソース、ドレインが２．基板が１である。Figure 2 is an explanatory diagram of the above problem. 9 in Figure 3 is a plasma nitride film, which is a layered polycrystalline silicon MOS.
The gate of the transistor is 7. The source, train 6, and the gate of the MOS transistor on the underlying silicon substrate are 3, the source and drain are 2. The board is 1.
本発明の目的は、積層化された多結晶シリコンデバイス
のみを水素化し、下層のシリコン基板上のＭＯＳトラン
ジスタには悪影響を与えないようにした半導体装置を提
供することにある。An object of the present invention is to provide a semiconductor device in which only stacked polycrystalline silicon devices are hydrogenated without adversely affecting the MOS transistors on the underlying silicon substrate.
上記目的は、積層化された多結晶シリコンデバイスと下
地シリコン基板上のＭＯＳトランジスタとの間に、水素
を通さない膜を形成することにより、達成される。The above object is achieved by forming a film that does not allow hydrogen to pass between the stacked polycrystalline silicon device and the MOS transistor on the underlying silicon substrate.
上記水素を通さぬ膜は、積層化した多結晶シリコンデバ
イスを水素化した時に下層シリコン基板上のＭｏＳトラ
ンジスタへの過剰水素の透過を防ぐ。これにより、積層
化された多結晶シリコンデバイスのみを水素化すること
ができ、下層のシリコン基板上のＭＯＳトランジスタの
信頼性を低下させることがなくなる。The hydrogen-impermeable film prevents excess hydrogen from permeating into the MoS transistor on the underlying silicon substrate when the stacked polycrystalline silicon device is hydrogenated. As a result, only the stacked polycrystalline silicon devices can be hydrogenated, and the reliability of the MOS transistors on the underlying silicon substrate will not be degraded.
第３図に各トランジスタの代表的な特性を示す。FIG. 3 shows typical characteristics of each transistor.
第３図（ａ）は積層多結晶シリコンＭＯＳトランジスタ
のドレイン電流のゲート電圧依存性で、３０が水素化な
しに対し３１が本発明のものである。明らかにオン電流
が増加し、オフ電流が低下しており水素化の効果がでて
いる。また、第３図（ｂ）は基板上ＭＯＳトランジスタ
のホットキャリア耐圧を示し、３３が従来技術の場合で
、３２が本発明のものである。本発明により、基板上Ｍ
ＯＳトランジスタの信頼性確保と、積層多結晶シリコン
ＭＯＳトランジスタの高性能化が同時に実現できている
。FIG. 3(a) shows the gate voltage dependence of the drain current of a multilayer polycrystalline silicon MOS transistor, where 30 is the one without hydrogenation and 31 is the one according to the present invention. The on-state current clearly increases and the off-state current decreases, indicating the effect of hydrogenation. Further, FIG. 3(b) shows the hot carrier breakdown voltage of the on-substrate MOS transistor, where 33 is the case of the prior art and 32 is the case of the present invention. According to the present invention, M on the substrate
The reliability of OS transistors and the high performance of stacked polycrystalline silicon MOS transistors have been simultaneously achieved.
〈実施例１〉
以下、本発明の第１の実施例を第１図および第４図を用
いて説明する。<Example 1> A first example of the present invention will be described below with reference to FIGS. 1 and 4.
第１図において、１がシリコン基板、２ｔ６がトランジ
スタのソース・ドレイン、３，７がゲート電極で、１，
２．３により基板上のＭＯＳトランジスタが、そして、
６，７．１０で積層多結晶シリコンＭＯＳトランジスタ
が構成されている。In FIG. 1, 1 is a silicon substrate, 2t6 is a source/drain of a transistor, 3 and 7 are gate electrodes, 1,
According to 2.3, the MOS transistor on the substrate is
6, 7.10 constitute a stacked polycrystalline silicon MOS transistor.
さらに、図中多結晶シリコン股直下の膜５が窒化シリコ
ン膜で、４及び８は平坦化用の層間絶縁膜である。Further, in the figure, the film 5 directly under the polycrystalline silicon crotch is a silicon nitride film, and 4 and 8 are interlayer insulating films for planarization.
また、９は最終的なパッシベーション膜で、この場合ブ
ラズク窒化シリコン膜である６通常、膜８と８９の間に
は金属等による配線層があるが。Further, 9 is a final passivation film, in this case a Blazk silicon nitride film. 6 Usually, there is a wiring layer made of metal or the like between the films 8 and 89.
図中では省いである。It is omitted from the figure.
ここで、プラズマ窒化シリコン膜９は、形成時のガスと
して、窒素（Ｎｚ）、アンモニア（ＮＨａ）及びモノシ
ラン（ＳｉＨ４）の混合ガスを用いるため、形成された
プラズマ窒化シリコン膜中には１５〜２５％もの水素が
含有されている。このため、膜中の過剰の水素により、
多結晶シリコンＭｏＳトランジスタを水素化することが
できる。Here, since the plasma silicon nitride film 9 uses a mixed gas of nitrogen (Nz), ammonia (NHa), and monosilane (SiH4) as a gas during formation, the formed plasma silicon nitride film contains 15 to 25 It contains as much as % hydrogen. Therefore, due to excess hydrogen in the film,
Polycrystalline silicon MoS transistors can be hydrogenated.
また、上記の窒化シリコン膜は緻密性が高いため耐湿性
が高く良質のパッシベーション膜となる。Furthermore, since the silicon nitride film described above has high density, it has high moisture resistance and becomes a high-quality passivation film.
このため膜中及び膜下の水素を封じ込めることができる
。Therefore, hydrogen in and under the film can be confined.
これに対し１図中５の窒化シリコン膜は、水素を含有し
ていないほど良い、このため、化学気相成長（ＣＶ Ｄ
）窒化シリコン膜か、水素含有率の小さなプラズマ窒化
シリコン膜を使用する。後者の形成ガスとしては例えば
窒１ｉ （Ｎｔ）、モノシラン（Ｓ ｉ Ｈ４）及びフ
ッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いること
によりＳ ｌ Ｈ４とＳ ｉ Ｆ＆で膜中の水素含有量
を制御でき、含有率を数％以下にできる。また、他にマ
イクロ波プラズマ装置を用い、ガスとして窒素（Ｎ２）
とフッ化シリコン（Ｓ ｉ Ｆ４）の混合ガスを用いる
ことにより、水素の含有率がほとんどない窒化シリコン
膜を形成できる。On the other hand, the silicon nitride film 5 in Figure 1 is better if it contains less hydrogen, and therefore chemical vapor deposition (CVD) is used.
) Use a silicon nitride film or a plasma silicon nitride film with a low hydrogen content. As the latter forming gas, for example, by using a mixed gas of nitrogen 1i (Nt), monosilane (S i H4) and silicon fluoride (S i F4), the hydrogen content in the film can be reduced by S i H4 and Si F&. The content can be controlled to a few percent or less. In addition, using a microwave plasma device, nitrogen (N2) is used as the gas.
By using a mixed gas of silicon fluoride and silicon fluoride (S i F4), a silicon nitride film containing almost no hydrogen can be formed.
以上により、最終パッシベーション膜に通常のプラズマ
窒化膜を形成して８１ＩＭ多結晶シリコンデバイスの水
素化を行い、シリコン基板上デバイスには、層間膜とし
ての窒化シリコン膜５により上記水素の透過を防ぎ、デ
バイスの信頼性を確保できる。As described above, an ordinary plasma nitride film is formed as the final passivation film to hydrogenate the 81IM polycrystalline silicon device, and the silicon nitride film 5 as an interlayer film is formed on the device on the silicon substrate to prevent hydrogen from permeating. Device reliability can be ensured.
なお、図中で５の窒化シリコン膜は多結晶シリコンＭＯ
Ｓトランジスタの直下にあるが、その間に別の層間絶縁
膜があって・も良い。In addition, the silicon nitride film 5 in the figure is polycrystalline silicon MO.
Although it is located directly below the S transistor, there may be another interlayer insulating film between them.
また、第４図（ｂ）の如く、３層以上に積層化した三次
元デバイスにおいて、水素化の必要な部分のみを、前述
した２種類の窒化シリコン膜で挾めば目的を達すること
ができる。この場合、６゜７．１０で形成されるトラン
ジスタの上下に窒化シリコン膜５を形成しである。Furthermore, as shown in Figure 4(b), in a three-dimensional device stacked with three or more layers, the purpose can be achieved by sandwiching only the portions that require hydrogenation between the two types of silicon nitride films mentioned above. . In this case, silicon nitride films 5 are formed above and below the transistor formed at 6°7.10.
最上層のパッシベーション膜１１はこの場合何でも良い
、第４図ＣＢ＞は、積層化した多結晶シリコンＭＯＳト
ランジスタの直下のみに窒化シリコン膜を形成したもの
で、この場合、水素化はプラズマ窒化シリコン膜形成法
によるのではなく、水素のイオン打ち込み等地の方法に
よって行われる０本手法によっても、下地のシリコン基
板上のＭｏＳトランジスタへの影響を与えずに水素化が
可能となる。In this case, the uppermost passivation film 11 may be of any material. In FIG. 4 CB, a silicon nitride film is formed only directly under the stacked polycrystalline silicon MOS transistors. In this case, hydrogenation is performed using a plasma silicon nitride film. Hydrogenation can be performed without affecting the MoS transistor on the underlying silicon substrate even by using a method such as hydrogen ion implantation instead of using a forming method.
〈実施例２〉
次に１本発明を、完全相補型ＭＯ８（０ＭＯ８）スタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメ
モリセルに応用した実施例を第５図を用いて説明する。Embodiment 2 Next, an embodiment in which the present invention is applied to a memory cell of a fully complementary MO8 (0MO8) static random access memory (SRAM) will be described with reference to FIG.
本実施例では、第５図（ｂ）に示した等価回路のメモリ
セルを構成する一対のインバータの負荷（Ｑａ、 Ｑｅ
）として、Ｐチャネル多結晶シリコンＭＯ８型電界効果
トランジスタを用いた。他のＱ ｔ ” Ｑ ａの４つ
のトランジスタは通常のシリコン基板上に形成したｎチ
ャネルＭＯ８型電界効果トランジスタである。なお１図
中のＱｌ、Ｑａはメモリセルの選択に用いるトランスフ
ァーＭＯＳトランジスタであり、Ｑｚ、Ｑｓがドライバ
ーＭＯＳトランジスタである。In this example, the loads (Qa, Qe) of a pair of inverters constituting the memory cell of the equivalent circuit shown in FIG.
), a P-channel polycrystalline silicon MO8 type field effect transistor was used. The other four transistors Q t ” Q a are n-channel MO8 type field effect transistors formed on a normal silicon substrate. Note that Ql and Qa in Figure 1 are transfer MOS transistors used for selecting memory cells. , Qz, and Qs are driver MOS transistors.
このメモリセルの一部の断面構造図を第５図（ａ）に示
す、５２がＱｌのトランスファーＭＯＳトランジスタの
ゲートを、５１がＱｚのドライバーＭＯＳトランジスタ
のゲートを、そして５６が負荷用Ｐチャネル多結晶シリ
コンＭＯＳトランジスタのゲートである。この多結晶シ
リコンＭＯＳトランジスタは、基板上に形成されたＭＯ
Ｓトランジスタの上に積層化されており、このためメモ
リセル面積が縮少化されている６
なお１図中の６２が窒化シリコン膜であり、その上下に
形成されたＭＯＳトランジスタをこれにより隔離してい
る。なお、５４は拡散層、５９はアルミニウム配線によ
るデータ線、５８はｇｉｉ源線となるアルミニウム配線
、６６は水素を多量に含んだプラズマ窒化シリコン膜で
ある。A cross-sectional structural diagram of a part of this memory cell is shown in FIG. This is the gate of a crystalline silicon MOS transistor. This polycrystalline silicon MOS transistor is a MOS transistor formed on a substrate.
It is stacked on top of the S transistor, which reduces the memory cell area6. Note that 62 in Figure 1 is a silicon nitride film, which isolates the MOS transistors formed above and below it. ing. Note that 54 is a diffusion layer, 59 is an aluminum wiring data line, 58 is an aluminum wiring serving as a gii source line, and 66 is a plasma silicon nitride film containing a large amount of hydrogen.
本実施例によれば、完全０ＭＯ８型Ｓ ＲＡ Ｍメモリ
セルにおいて負荷用ｐチャネルＭＯＳトランジスタを積
層化するため、チップ面積を縮少でき、かつ、該トラン
ジスタを十分に水素化できるため。According to this embodiment, since the load p-channel MOS transistor is stacked in a completely 0 MO8 type SRAM memory cell, the chip area can be reduced and the transistor can be sufficiently hydrogenated.
良好な特性のメモリを形成することができる。なお、積
層するデバイスは多結晶シリコンＭＯ５型電界効果トラ
ンジスタに限る必要はなく、抵抗。A memory with good characteristics can be formed. Note that the devices to be stacked are not limited to polycrystalline silicon MO5 field effect transistors, but may also be resistors.
キャパシタ等の回路素子である場合においても応用可能
である。It is also applicable to circuit elements such as capacitors.
本発明によれば、高性能の多結晶シリコンデバイスと１
通常のシリコン基板上のデバイスを特性劣化なしに混在
させることができるため、容易なプロセスで三次元化が
可能となる。このため、将来のサブハーフミクロン領域
でのＳＲＡＭ等のメモリの高集積化に非常に有効である
。According to the present invention, a high performance polycrystalline silicon device and a
Since devices on a regular silicon substrate can be mixed together without deterioration of characteristics, three-dimensionalization becomes possible with a simple process. Therefore, it is very effective for increasing the integration density of memories such as SRAMs in the sub-half micron region in the future.
第１図は本発明の一実施例の素子構造の断面図。
第２図は従来構造の断面図、第３図は代表的なデバイス
特性図、第４図は本発明の他の実施例の素子構造の断面
図、第５図は本発明をスタティックＲＡＭのメモリセル
に応用した実施例の断面図および等価回路図である。
１・・・シリコン基板、２，６，１４，５３．５４・・
ソース・ドレイン拡散層、３，７，１３，５１゜５２．
５６・・・ゲート電極、４，８，１２，６２゜６３．６
５・・・層間絶縁膜、５．６２・・・窒化シリコン膜、
１１．６６・・・プラズマ窒化シリコン膜。
５８．５９・・・アルミニウム配線。
１１ 図
＄ ３ ω
（０，）
す−ト電丘ンシ司５（Ｖ）
２１Ｉ７１
（し）
名
閏
（久）
（シ）
（Ｖ
（し）FIG. 1 is a sectional view of an element structure according to an embodiment of the present invention. FIG. 2 is a sectional view of a conventional structure, FIG. 3 is a typical device characteristic diagram, FIG. 4 is a sectional view of an element structure of another embodiment of the present invention, and FIG. 5 is a static RAM memory using the present invention. FIG. 2 is a cross-sectional view and an equivalent circuit diagram of an embodiment applied to a cell. 1... Silicon substrate, 2, 6, 14, 53.54...
Source/drain diffusion layer, 3, 7, 13, 51° 52.
56...Gate electrode, 4, 8, 12, 62°63.6
5... Interlayer insulating film, 5.62... Silicon nitride film,
11.66...Plasma silicon nitride film. 58.59...Aluminum wiring. 11 Figure $ 3 ω (0,) Sutodenkyuunshiji5 (V) 21I71 (shi) Mein (ku) (shi) (V (shi)
Claims (1)
各素子の層間膜の少なくとも１つに水素の透過困難な膜
のあることを特徴とする半導体装置。 ２、請求項第１項記載の半導体装置において、積層化し
た素子の少なくとも１つがＭＩＳ型電界効果トランジス
タであることを特徴とする半導体装置。 ３、請求項第２項記載の半導体装置において、該トラン
ジスタのソース、ドレイン、チャネル部の少なくとも一
部が多結晶シリコンからなることを特徴とする半導体装
置。 ４、半導体素子を２つ以上積層化した三次元素子におい
て、少なくとも１つの素子の下部に水素の透過困難な膜
のあることを特徴とする半導体装置。 ５、請求項第１項、及び第３項記載の半導体装置におい
て、水素の透過困難な膜が窒化シリコン膜であることを
特徴とする、半導体装置。 ６、シリコン基板上に多結晶シリコンからなるＭＩＳ型
電界効果トランジスタを積層化した三次元半導体装置に
おいて、該トランジスタの下部に水素透過困難な膜があ
り、かつ、トランジスタの上部に水素を多量に含有した
膜のあることを特徴とする半導体装置。 ７、請求項第６項記載の半導体装置において、該水素透
過困難な膜が窒化シリコン膜であり、かつ、該トランジ
スタ上部の膜が、水素を多量に含んだプラズマ窒化シリ
コン膜であることを特徴とする半導体装置。 ８、請求項第７項記載の半導体装置において、窒化シリ
コン膜がプラズマ化学気相成長法で形成されていること
を特徴とする半導体装置。 ９、シリコン基板上に多結晶シリコンからなるＭＩＳ型
電界効果トランジスタを積層化した三次元半導体装置に
おいて、該トランジスタをはさむよう該トランジスタの
上部、下部に水素の透過困難な膜があり、かつ、該二つ
の膜の中間に大量の水素を含ませたことを特徴とする半
導体装置。 １０、請求項第９項記載の半導体装置において、該水素
透過困難な膜が窒化シリコン膜であることを特徴とする
半導体装置。 １１、請求項第６項記載の半導体装置において、該多結
晶シリコントランジスタが、スタティックメモリ用のメ
モリセルを構成するトランジスタの１つであることを特
徴とする半導体装置。 １２、請求項第９項記載の半導体装置において、該メモ
リセルが、相補型トランジスタで構成され、該多結晶シ
リコントランジスタがｐチャネルであることを特徴とす
る半導体装置。[Claims] 1. In a tertiary element layered on a silicon substrate,
A semiconductor device characterized in that at least one of the interlayer films of each element includes a film through which hydrogen is difficult to pass. 2. The semiconductor device according to claim 1, wherein at least one of the stacked elements is a MIS field effect transistor. 3. The semiconductor device according to claim 2, wherein at least part of the source, drain, and channel portions of the transistor are made of polycrystalline silicon. 4. A semiconductor device, which is a tertiary element formed by stacking two or more semiconductor elements, characterized in that at least one element has a film under it that is difficult for hydrogen to permeate. 5. The semiconductor device according to claims 1 and 3, wherein the film through which hydrogen is difficult to permeate is a silicon nitride film. 6. In a three-dimensional semiconductor device in which MIS field effect transistors made of polycrystalline silicon are stacked on a silicon substrate, there is a film below the transistor that is difficult to permeate hydrogen, and the upper part of the transistor contains a large amount of hydrogen. A semiconductor device characterized by having a film that is 7. The semiconductor device according to claim 6, wherein the film through which hydrogen is difficult to permeate is a silicon nitride film, and the film above the transistor is a plasma silicon nitride film containing a large amount of hydrogen. semiconductor device. 8. The semiconductor device according to claim 7, wherein the silicon nitride film is formed by plasma chemical vapor deposition. 9. In a three-dimensional semiconductor device in which MIS-type field effect transistors made of polycrystalline silicon are stacked on a silicon substrate, there are films above and below the transistor that sandwich the transistor and through which it is difficult for hydrogen to pass; A semiconductor device characterized by containing a large amount of hydrogen between two films. 10. The semiconductor device according to claim 9, wherein the film through which hydrogen permeation is difficult is a silicon nitride film. 11. The semiconductor device according to claim 6, wherein the polycrystalline silicon transistor is one of the transistors constituting a memory cell for static memory. 12. The semiconductor device according to claim 9, wherein the memory cell is composed of complementary transistors, and the polycrystalline silicon transistor is a p-channel transistor.
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| Application Number | Priority Date | Filing Date | Title |
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| JP63261501A JPH02109359A (en) | 1988-10-19 | 1988-10-19 | Semiconductor device |
Applications Claiming Priority (1)
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| JP63261501A JPH02109359A (en) | 1988-10-19 | 1988-10-19 | Semiconductor device |
Publications (1)
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Family
ID=17362784
Family Applications (1)
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| JP63261501A Pending JPH02109359A (en) | 1988-10-19 | 1988-10-19 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH02109359A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-10-19 JP JP63261501A patent/JPH02109359A/en active Pending
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