JPH02106947A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に詳細には、
エアーブリッジ配線構造を有する半導体装置の製造方法
に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and in particular, the present invention relates to a method for manufacturing a semiconductor device.
The present invention relates to a method of manufacturing a semiconductor device having an air bridge wiring structure.
半導体集積回路の高集積化に伴い、多層配線構造が採用
されてきている。この様な多層配線膜構造では、第３図
（ａ）に示すように半導体基板１上に形成された絶縁膜
２の上にバッシベーショ〉膜３ａをかぶせられた第１電
気配線層３が形成され、その上に層間絶縁膜４を介し、
第１電気配線層３に交差して第２電気配線層５が形成さ
れている。しかしこの様な構造では、この第１及び第２
の電気配線層３．５の交差部で寄生容量が発生し、この
様な構造を有する集積回路において信号の遅延を引き起
こしていた。As semiconductor integrated circuits become more highly integrated, multilayer wiring structures are being adopted. In such a multilayer wiring film structure, as shown in FIG. 3(a), a first electrical wiring layer 3 is formed by covering an insulating film 2 formed on a semiconductor substrate 1 with a bassibation film 3a. , with an interlayer insulating film 4 thereon,
A second electrical wiring layer 5 is formed to intersect with the first electrical wiring layer 3 . However, in such a structure, the first and second
A parasitic capacitance occurs at the intersection of the electrical wiring layers 3.5, causing a signal delay in an integrated circuit having such a structure.
ここで、一般に平行電極間の電気容量ＣはＣ−ε Ｘε
Ｘ （Ｓ／ｄ）、（但しε ：真空中のｓ ０
０
誘電率、ε ：比誘電率、ｄ：電極間距離、Ｓ：電極面
積）である。ここで、ε を小さくすれば電−ｔ８瓜を
小さくできるため、第１及び第２の電気配線層の交差部
間を空洞にして、ε を１に近付け、エアーブリッジを
構成する手法が、例えばＧａＡｓのＦＥＴ、ＩＣ，ＭＭ
ＩＣ等の高速デバイスで用いられている。このようなエ
アーブリッジ配線構造を第３図（ｂ）に示す。図におい
て第１電気配線層３及びパッシベーション膜３ａと第２
電気配線層５との間の空間６は空洞となってい・る。そ
して、このようなエアーブリッジ構造を有する半導体集
積回路素子を半導体ウニ”上に、ホトリソグラフィ技術
、拡散技術、イオン打込み技術、メツキ技術等を利用し
て、多量に形成し、この１−導体ウェーハを活管固定テ
ープに貼付け、ダイヤモンドソーでチップ状に１つ、１
つに切断分割して個々の半導体集積回路素子を形成して
いた。Here, in general, the electric capacitance C between parallel electrodes is C-ε Xε
X (S/d), (where ε: s 0 in vacuum
0: dielectric constant, ε: relative dielectric constant, d: distance between electrodes, S: electrode area). Here, since the electric current can be made smaller by reducing ε, there is a method of making a cavity between the intersections of the first and second electric wiring layers, bringing ε closer to 1, and configuring an air bridge, for example. GaAs FET, IC, MM
Used in high-speed devices such as ICs. Such an air bridge wiring structure is shown in FIG. 3(b). In the figure, the first electrical wiring layer 3, the passivation film 3a and the second
A space 6 between the electrical wiring layer 5 and the electrical wiring layer 5 is a cavity. Then, a large number of semiconductor integrated circuit elements having such an air bridge structure are formed on the semiconductor wafer by using photolithography technology, diffusion technology, ion implantation technology, plating technology, etc. Attach it to the live tube fixing tape, and use a diamond saw to cut it into chips.
Individual semiconductor integrated circuit elements were formed by cutting and dividing into parts.
第３図（ｂ）に示す従来のエアーブリッジ構造を有する
半導体装置では、半導体ウエーノ＼をダイシング工程で
チップ化する際、ダイヤモンドソーのり」断の際生じる
熱を放熱させたり、切断の際生じる切粉を除去するため
研削水を半導体ウエーノ＼上にかけている。しかし、従
来のエアーブリッジ構造では、この研削水の水圧等によ
りエアーブリッジが潰れてしまったり、とんでしまい電
気配線が切れてしまうことがあった。そのため、エアー
ブリッジ構造を有する半導体装置を高い歩留まりで製造
することができなかった。そこで、エアーブリッジ構造
形成後、レジスト層を半導体ウェーハ上に形成し、その
後、ダイシングすることによりエアーブリッジの研削水
による破壊等を防止し、その後、レジスト層をレジスト
除去用の溶剤、またはプラズマ等により除去する方法も
行われている。しかし、この方法では半導体ウェー７１
が貼付けられている粘着固定テープに耐溶剤性及び耐プ
ラズマ性がないため、エキスパンディングテープに半導
体チップを貼付けた状態でのレジスト層の除去ができな
かった。そのため、半導体チップをエキスパンディング
テープより取り外し、レジスト除ノーをワンチップづつ
行わねばならず、大変な労力を要し、かつ、半導体チッ
プのノ＼ンドリングの際半導体チップを破壊してしまう
ことがあり、歩留まりを高くすることができなかった。In the semiconductor device having the conventional air bridge structure shown in FIG. 3(b), when semiconductor wafers are turned into chips in the dicing process, the heat generated during cutting with a diamond saw is radiated, and the chips generated during cutting are Grinding water is poured onto the semiconductor wafer to remove powder. However, in the conventional air bridge structure, the air bridge may be crushed or ruptured due to the water pressure of this grinding water, and the electrical wiring may be cut. Therefore, it has not been possible to manufacture a semiconductor device having an air bridge structure with a high yield. Therefore, after forming the air bridge structure, a resist layer is formed on the semiconductor wafer, and then dicing is performed to prevent the air bridge from being destroyed by grinding water. There is also a method of removing it. However, in this method, the semiconductor wafer 71
Since the adhesive fixing tape to which is attached lacks solvent resistance and plasma resistance, it was not possible to remove the resist layer with the semiconductor chip attached to the expanding tape. Therefore, it is necessary to remove the semiconductor chips from the expanding tape and remove the resist one chip at a time, which requires a lot of effort and may destroy the semiconductor chips during nodling. , it was not possible to increase the yield.
本発明は上記問題点に鑑み、エアーブリッジ構造を有す
る半導体装置を高歩留まりで製造できる甲導体装置の製
造方法を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a method for manufacturing a conductor device that can manufacture a semiconductor device having an air bridge structure at a high yield.
上記課題を達成するため、本発明の半導体装置の製造方
法では、半導体基板上に第１配線層を形成する第１配線
層形成工程と、前記第１配線層上に所定のパターンで第
１ホトレジスト層を形成する第１ホトレジスト層形成工
程と、前記第１ホトレジスト形成工程で形成したホトレ
ジスト層上に第２配線層を所定のパターンで形成する第
２配線層形成工程と、前記第２配線層形成工程の後、半
導体ウェーハの第２配線形成面側の全面に第２ホトレジ
スト層を形成する第２ホトレジスト層形成工程と、半導
体ウェーハをエキスパンディングテープに貼付けた状態
でダイシングする工程と、前記ダイシング工程の後、エ
キスパンディングテープに貼付けた状態で前記第１及び
第２のホトレジスト層をオゾン雰囲気中の紫外線照射に
より除去する工程とを含むことを特徴とする。In order to achieve the above object, the method for manufacturing a semiconductor device of the present invention includes a first wiring layer forming step of forming a first wiring layer on a semiconductor substrate, and a first photoresist in a predetermined pattern on the first wiring layer. a second wiring layer forming step of forming a second wiring layer in a predetermined pattern on the photoresist layer formed in the first photoresist forming step; and a second wiring layer forming step of forming a second wiring layer in a predetermined pattern. After the process, a second photoresist layer forming step of forming a second photoresist layer on the entire surface of the second wiring formation side of the semiconductor wafer, a step of dicing the semiconductor wafer with it attached to an expanding tape, and the dicing step. After that, the method includes a step of removing the first and second photoresist layers while being attached to the expanding tape by irradiating ultraviolet rays in an ozone atmosphere.
本発明の半導体装置の製造方法では、上記のように構成
し、エアーブリッジを構成する空洞部にレジストを埋め
込んだ状態で、更に、第２電極層の上に保護層であるレ
ジスト層を形成した状態でダイシングしエアーブリッジ
構造の破壊を防止すると共に、オゾン雰囲気中での紫外
線照射法によるレジスト除去法を採用することにより、
空洞部内のホトレジスト層及び、第２配線層上のホトレ
シスト層の同時除去及びエキスパンディングテープに貼
付だ状態で上記ホトレジスト層の除去を可能にしている
。In the method for manufacturing a semiconductor device of the present invention, with the structure as described above, and with the resist embedded in the cavity forming the air bridge, a resist layer as a protective layer is further formed on the second electrode layer. In addition to dicing in a state that prevents the destruction of the air bridge structure, we also use a resist removal method using ultraviolet irradiation in an ozone atmosphere.
This makes it possible to simultaneously remove the photoresist layer in the cavity and the photoresist layer on the second wiring layer, and to remove the photoresist layer while it is attached to the expanding tape.
以下図面を参照しつつ本発明に従う実施例について説明
する。Embodiments according to the present invention will be described below with reference to the drawings.
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。Elements with the same reference numerals have the same functions, so duplicate explanations will be omitted.
第１図は本発明に従う半導体装置の製造方法の実施例の
工程図の一例を示す。第１図に示すように、実施例の製
造方法は、第１配線層形成工程１０と、第１ホトレジス
ト層形成工程１１と、第２配線層形成工程１２と、第２
ホトレジスト層形成工程１３と、ダイシング工程１４と
レジスト除去工程１５とを含み、これらの工程を実施す
ることによりエアーブリッジ構造を形成している。FIG. 1 shows an example of a process diagram of an embodiment of a method for manufacturing a semiconductor device according to the present invention. As shown in FIG. 1, the manufacturing method of the example includes a first wiring layer forming step 10, a first photoresist layer forming step 11, a second wiring layer forming step 12, and a second wiring layer forming step 10.
The process includes a photoresist layer forming step 13, a dicing step 14, and a resist removing step 15, and by performing these steps, an air bridge structure is formed.
これらの工程の各々について第２図を用いて詳細に説明
する。Each of these steps will be explained in detail using FIG. 2.
まず、第１配線層形成工程１０では、第２図（ａ）に示
すように、半導体基板２１上に形成された絶縁膜２２の
上に電気配線用金属を蒸着し、ホトリソグラフィ技術を
利用して所定のパターンに第１電気配線層を２３を形成
する。そして、形成された第１電気配線層２３上にパッ
シベーション膜２３ａを保護のために形成する。First, in the first wiring layer forming step 10, as shown in FIG. 2(a), a metal for electrical wiring is deposited on an insulating film 22 formed on a semiconductor substrate 21, and a photolithography technique is used. A first electrical wiring layer 23 is formed in a predetermined pattern. Then, a passivation film 23a is formed on the formed first electrical wiring layer 23 for protection.
次に、第１ホトレジスト層形成工程１１を実施する。こ
の工程１１では、先の第１配線層形成工程１０で形成し
た第１？Ｉｉ気配線層の上にホトレジスト層２４を塗布
し、そして、所定の領域、すなわち上層電気配線層と交
差する部分を残すようにパターンニングした後、メツキ
用電極金属層２５を形成する。このメツキ用電極金属層
２５を形成した状態を第２図（ｂ）に示す。Next, a first photoresist layer forming step 11 is performed. In this step 11, the first wiring layer formed in the first wiring layer forming step 10 is used. A photoresist layer 24 is applied on the Ii electrical wiring layer and patterned to leave a predetermined region, that is, a portion intersecting with the upper electrical wiring layer, and then an electrode metal layer 25 for plating is formed. The state in which this plating electrode metal layer 25 is formed is shown in FIG. 2(b).
次に、第２配線層形成工程１２を実施し、このメツキ用
電極金属層２５上にホトレジストを塗布した後、上側の
電気配線層の形状にパターンニングし、その後、金（Ａ
ｕ）メツキを行い、不要な部分の金をリフトオフ法ある
いはイオンミリイング法で除去し、第２電気配線層２６
を形成する。Next, a second wiring layer forming step 12 is carried out, in which a photoresist is coated on the plating electrode metal layer 25, patterned in the shape of the upper electrical wiring layer, and then gold (A
u) Perform plating and remove unnecessary portions of gold using a lift-off method or ion milling method to form the second electrical wiring layer 26.
form.
この第２電気配線層２６が形成された状態を第２図（Ｃ
）に示す。この状態では第１及び第２電気配線層２３．
２６との交差部の空間にはホトレジスト層２４が充填さ
れている。The state in which this second electrical wiring layer 26 is formed is shown in FIG.
). In this state, the first and second electrical wiring layers 23.
The space at the intersection with 26 is filled with a photoresist layer 24.
次に、第２レジスト層形成工程１３を実施し、先の第２
配線層形成工程１２で形成した第２電気配線層２６の上
に保護用のレジスト層２７を形成する。この状態を第２
図（ｄ）に示す。そしてこの状態では第２電気配線層２
６の第１電気配線層２３との交差部、すなわち、エアー
ブリッジ構造を形成している部分はホトレジスト層２７
とホトレジスト層２４とで上下よりサンドイッチされ、
強固に保持されている。Next, a second resist layer forming step 13 is performed, and the second resist layer forming step 13 is performed.
A protective resist layer 27 is formed on the second electrical wiring layer 26 formed in the wiring layer forming step 12. This state is the second
Shown in Figure (d). In this state, the second electrical wiring layer 2
The intersection of No. 6 with the first electrical wiring layer 23, that is, the portion forming the air bridge structure, is the photoresist layer 27.
and a photoresist layer 24 from above and below,
Strongly held.
次に、ダイシング工程１４を実施する。このダイシング
工程１４では、まず、先の工程１３で形成された半導体
集積回路素子が複数形成されている半導体ウェーハ２８
を粘着固定テープ３１の粘む而に貼付け、ダイシング装
置（図示せず）に固定する。つぎに第２図（ｅ）に示す
ように半導体ウェーハ２８上に形成されたスクライブラ
イン２８ａに沿ってダイヤモンドソー２９ａ、２９ｂで
研削水３０ａ、３０ｂを流しながら半導体つ工−ハ２８
上に溝を形成する。次にこの溝が形成された半導体ウェ
ーハ２８上にローラ（図示せず）を転がし、半導体ウェ
ーハ２８をスクライブライン２８ａに沿って四関し、粘
着固定テープ３１を図に示すようにＡ−Ａ方向、Ｂ−Ｂ
方向に引っ張ることにより、半導体ウェーハ２８を個々
のチップに分割する。Next, a dicing step 14 is performed. In this dicing step 14, first, a semiconductor wafer 28 on which a plurality of semiconductor integrated circuit elements formed in the previous step 13 are formed.
is pasted on the adhesive fixing tape 31 and fixed to a dicing device (not shown). Next, as shown in FIG. 2(e), the semiconductor wafer 28 is machined while flowing grinding water 30a, 30b with diamond saws 29a, 29b along the scribe line 28a formed on the semiconductor wafer 28.
Form a groove on top. Next, a roller (not shown) is rolled over the semiconductor wafer 28 in which this groove is formed, the semiconductor wafer 28 is placed along the scribe line 28a, and the adhesive fixing tape 31 is applied in the A-A direction as shown in the figure. B-B
By pulling in the direction, the semiconductor wafer 28 is divided into individual chips.
次に、先の工程１４で個々に分割されたチップをその上
に粘着固定した粘着固定テープ３１を所定のチャンバー
（図示せず）、に入れオゾン雰囲気中で紫外線を照射す
ることにより、ホトレジスト層２４及びホトレジスト層
２７を除去し、エアーブリッジ構造を形成する。この状
態を第２図（ｆ）に示す。このように、ホトレジスト層
除去に溶剤またはプラズマを使用しないため、エクンバ
ンディングテーブへの影響は粘着力低下を除いては非常
に少ない。一方、この後に行うダイボンディング工程で
は、半導体チップ−つずつを粘着固定テープ３１から引
き剥がし、所定のり−ドフレーム等にダイボンディング
する点から言って、この粘む力低下はむしろ好ましいも
のである。Next, the adhesive fixing tape 31 on which the individually divided chips were adhesively fixed in the previous step 14 is placed in a predetermined chamber (not shown) and irradiated with ultraviolet rays in an ozone atmosphere to form a photoresist layer. 24 and photoresist layer 27 are removed to form an air bridge structure. This state is shown in FIG. 2(f). In this way, since no solvent or plasma is used to remove the photoresist layer, there is very little effect on the Ecn banding tape except for a decrease in adhesive strength. On the other hand, in the subsequent die bonding step, this reduction in adhesive strength is rather preferable in terms of peeling off the semiconductor chips one by one from the adhesive fixing tape 31 and die bonding them to a predetermined glue frame or the like. .
本発明は上記実施例に限定されるものでなく、種々の変
形例が考えられ得る。The present invention is not limited to the above embodiments, and various modifications may be made.
具体的には、上記実施例では第１電気配線層の上にパッ
シベーション膜を形成しているが、この様な膜を形成し
なくてもよい。Specifically, in the above embodiment, a passivation film is formed on the first electrical wiring layer, but such a film may not be formed.
また上記実施例では第１電気配線層を金属蒸若で、第２
電気配線層をメツキ法により形成しているが、これらの
方法に限定されず、種々の方法を使用し得る。Further, in the above embodiment, the first electrical wiring layer is made of metal vapor layer, and the second electrical wiring layer is made of metal vaporized layer.
Although the electrical wiring layer is formed by a plating method, it is not limited to these methods, and various methods may be used.
本発明の半導体装置の製造方法では、先に説明したよう
に、ダイシングの際、エアーブリッジ構造が破壊されず
、かつハンドリング等が容易であるため、高歩留まりで
エアーブリッジ構造を有する半導体装置を製造すること
ができる。As explained above, in the method for manufacturing a semiconductor device of the present invention, the air bridge structure is not destroyed during dicing and handling is easy, so that the semiconductor device having the air bridge structure can be manufactured with a high yield. can do.
第１図は、本発明に従う半導体装置の製造方法の工程図
、第２図は、第１図に示す工程での半導体装置の状態を
示す図、及び第３図は、エアーブリッジ構造を説明する
ための図である。
１．２１・・・半導体基板、２．２２・・・絶縁膜、３
．２３・・・第１電気配線層、４．２４・・・第１ホト
レジスト層、５．２６・・・第２電気配線層、２５・・
・メツキ用電極層、２７・・・第２ホトレジスト層、２
８・・・半導体ウェーハ ２９ａ、２９ｂ・・・ダイヤ
モンドソー ３０ａ、３０ｂ・・・研削水、３１・・・
粘着固定テープ。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹間
寺 嶋 史 間第 １
図
断面構造（前半）
第２図 （１）
断面構造（後半）
第２図 （２）
エアーブリッジ配線構造
第３図FIG. 1 is a process diagram of a method for manufacturing a semiconductor device according to the present invention, FIG. 2 is a diagram showing the state of the semiconductor device in the process shown in FIG. 1, and FIG. 3 is an illustration of an air bridge structure. This is a diagram for 1.21...Semiconductor substrate, 2.22...Insulating film, 3
．． 23... First electrical wiring layer, 4.24... First photoresist layer, 5.26... Second electrical wiring layer, 25...
- Electrode layer for plating, 27... second photoresist layer, 2
8... Semiconductor wafer 29a, 29b... Diamond saw 30a, 30b... Grinding water, 31...
Adhesive fixing tape. Patent applicant: Sumitomo Electric Industries, Ltd. Representative patent attorney Yoshiki Hase
Fumi Terashima Figure 1 Cross-sectional structure (first half) Figure 2 (1) Cross-sectional structure (second half) Figure 2 (2) Air bridge wiring structure Figure 3
Claims (1)
方法において、 半導体基板上に第１配線層を形成する第１配線層形成工
程と、 前記第１配線層上に所定のパターンで第１ホトレジスト
層を形成する第１ホトレジスト層形成工程と、 前記第１ホトレジスト形成工程で形成したホトレジスト
層上に第２配線層を所定のパターンで形成する第２配線
層形成工程と、 前記第２配線層形成工程の後、半導体ウェーハの第２配
線形成面側の全面に第２ホトレジスト層を形成する第２
ホトレジスト層形成工程と、半導体ウェーハをエキスパ
ンディングテープに貼付けた状態でダイシングする工程
と、 前記ダイシング工程の後、エキスパンディングテープに
貼付けた状態で前記第１及び第２のホトレジスト層をオ
ゾン雰囲気中の紫外線照射により除去する工程とを含む
半導体装置の製造方法。[Claims] 1. A method for manufacturing a semiconductor device having an air bridge wiring structure, comprising: a first wiring layer forming step of forming a first wiring layer on a semiconductor substrate; and forming a predetermined pattern on the first wiring layer. a first photoresist layer forming step of forming a first photoresist layer; a second wiring layer forming step of forming a second wiring layer in a predetermined pattern on the photoresist layer formed in the first photoresist forming step; After the second wiring layer forming step, a second photoresist layer is formed on the entire surface of the semiconductor wafer on the second wiring formation side.
a step of forming a photoresist layer; a step of dicing the semiconductor wafer while attached to an expanding tape; and after the dicing step, the first and second photoresist layers are placed in an ozone atmosphere while attached to the expanding tape. A method for manufacturing a semiconductor device, including a step of removing by irradiating ultraviolet rays.
Priority Applications (1)
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| JP63261005A JPH02106947A (en) | 1988-10-17 | 1988-10-17 | Manufacturing method of semiconductor device |
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| JP63261005A JPH02106947A (en) | 1988-10-17 | 1988-10-17 | Manufacturing method of semiconductor device |
Publications (1)
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| JPH02106947A true JPH02106947A (en) | 1990-04-19 |
Family
ID=17355735
Family Applications (1)
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|---|---|---|---|
| JP63261005A Pending JPH02106947A (en) | 1988-10-17 | 1988-10-17 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106947A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003008A (en) * | 1988-10-26 | 1991-03-26 | Tdk Corporation | Method for the preparation of shaped article of crosslinked poly (vinylidene fluoride) |
| EP0647967A3 (en) * | 1993-10-12 | 1997-05-21 | Sumitomo Electric Industries | Method for mounting a semiconductor device. |
| US5824177A (en) * | 1995-07-13 | 1998-10-20 | Nippondenso Co., Ltd. | Method for manufacturing a semiconductor device |
| EP1220010A3 (en) * | 2000-12-29 | 2004-10-27 | Texas Instruments Incorporated | Micromechanical device recoat methods |
| JP2007109726A (en) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | Method of forming inclined face, wiring structure and method of forming same, coating layer of level difference structure, and semiconductor device |
-
1988
- 1988-10-17 JP JP63261005A patent/JPH02106947A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7651734B2 (en) | 2000-12-29 | 2010-01-26 | Texas Instruments Incorporated | Micromechanical device fabrication |
| JP2007109726A (en) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | Method of forming inclined face, wiring structure and method of forming same, coating layer of level difference structure, and semiconductor device |
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