JPH02103795A - 単一事象アプセット対策を具備するスタティックｒａｍ - Google Patents

単一事象アプセット対策を具備するスタティックｒａｍ

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JPH02103795A
JPH02103795A JP1120591A JP12059189A JPH02103795A JP H02103795 A JPH02103795 A JP H02103795A JP 1120591 A JP1120591 A JP 1120591A JP 12059189 A JP12059189 A JP 12059189A JP H02103795 A JPH02103795 A JP H02103795A
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JP
Japan
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voltage
nodes
single event
transversing
transistor means
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JP1120591A
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Frederick Smith
フレデリック　スミス
Robert Yu
ロバート　ユ
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National Semiconductor Corp
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National Semiconductor Corp
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 肢１費八１ 本発明は、大略、改良型ランダムアクセスメモリに関す
るものであって、更に詳細には、イオン化放射の入射に
起因する単一事象アブセットに対してメモリを保護する
為の改良した技術を具備するスタティックＲＡＭに関す
るものである。
従来技方 スタティックＲＡＭは、例えばイオン透過等の単一事象
アプセッ１へに対して、ダイナミックＲＡＭよりも影響
を受けることは少ないが、従来の放射に対する対策乃至
は防御策を具備することのないスタティックＲＡＭ回路
におけるデータはイオン透過の事象の場合に破壊される
ことがある。何故ならば、成る種の放射衝撃は、ＲＡＭ
メモリラッチをして、放射が最早存在しなくなった場合
に、回路が回復することの不可能な不所望の状態変化を
起させるからである。
この様な単一事象イオン浸透に対してスタティクＲＡＭ
を防御する為の公知の従来技術乃至は方法は、２つの格
納ノード間にデカップリング抵抗を組み込むことによる
ものである。この方法の場合、ＲＡ、　Ｍランチかその
論理状態をイオン放射衝撃の前に回復する機会を持つ迄
、格納ノートを分離させておく。然し乍ら、このデカッ
プリング抵抗技術の場合、通常エキストラな処理ステッ
プ及びマスクを必要とする。
書込サイクルを拡張せねばならないので、回路の全応答
時間も増加される。抵抗が遷移時間を遅滞化させ、従っ
てラッチはイオン化パルスによって偶発的に書き込まれ
ることは不可能である。従って、この方法は時間依存性
である。この技術の場合、単一事象アブセットを防止す
る為に、例えば５ｎｓの有限の遅れをラッチのフィード
バックループに付加せねばならない。通常の手段によっ
て抵抗により固められたラッチに故意に書込を行う為に
は、例えば少なくともＩｏｎｓの一層長い期間の電気的
パルス幅を必要とし、その際に回路の通常の応答時間を
延長乃至は増加させる。
又、放射衝撃に対して回路を固める即ち防御を施す為に
メモリセル内に抵抗を挿入する場合、該一 抵抗は、それらの値における大きな変化に起因する付加
的な問題を発生することが判明した。温度に対する敏感
性の為に、且つ例えばドーピングレベル、ライン幅等の
抵抗の処理における変動の為に、抵抗の実際の値を制御
することは困難である。
然し乍ら、抵抗同化型回路はメモリ回路に成る種の拘束
条件を課す場合があり、例えばラッチ動作の周波数に約
５０〜１００　Ｍ　Ｈｚの上限を課す場合があるが、こ
の抵抗を使用する技術は、回路の面積を過大に増加させ
ることはない。この様な特徴は、メモリ装置を製造する
場合に望ましいことである。従って、本発明の以前に、
デカップリング抵抗技術は、単一事象アプセッ１−に対
してＲＡＭを免疫化即ち防御する為の最良の公知技術で
あった。
一方、単一事象アプセッ］・に対して影響を受けること
はないがデカップリング抵抗を組み込んだメモリ装置に
関連する欠点を有することのないメモリ装置を提供する
ことが望ましい。即ち、デカップリング抵抗の全ての利
点を与えるものであるが該抵抗を使用するものではない
メモリ装置を提供することが望ましい。従って、例えば
イオン化放射パルス等の単一事象アブセットによって影
響を受けることはないが回路の効率及び応答時間に対し
て妥協を余儀無くされるものではないスタティックＲＡ
Ｍ装置を提供することが望ましい。更に、放射干渉によ
って影響を受けることはないが回路の面積乃至は寸法を
著しく増加させることのない改良型メモリ装置を提供す
ることが望ましい。
廿−孜 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、単一事象アブセット
によって影響を受けることがなく且つ抵抗同化及びその
他の従来技術の同化技術の不所望の結果を除去するスタ
ティックＲＡＭメモリ装置を提供することである。更に
、本発明の目的とするところは、メモリ装置の寸法を著
しく増加させること無しに又は回路の通常の応答時間に
関し妥協をすること無しにスタティックＲＡＭメモリに
対して単一事象防御策を提供することである。
構成 単一事象アブセラ１〜に対して十分な防御がなされてお
らず且つ放射干渉及び抵抗固化型メモリ装置のその他の
既知の欠点に対して回路を防御する為にデカップリング
抵抗を絹み込まねばならないスタティックＲＡＭに関し
て未だに存在する一般的に知られている問題に鑑み、−
に述した目的を遂行する放射同化対策を具偉するスタテ
ィックＲＡＭに対しての需要性が半導体業界に存在する
ことは明らかである。従って、本発明者等は、回路の放
射同化を達成する為に２つの格納ノート間にカップリン
グコンデンサを組み込んだ半導体メモリ装置を発明した
。本発明は、回路の応答時間の増加等の抵抗同化の不所
望の副作用を除去している。
本発明は、又、抵抗と比較して処理変動及び温度変動に
関して一層安定であるコンデンサを使用している。更に
、該コンデンサは何等の付加的なダイ面積を必要とする
ものではない。
尖見桝 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
第１図は、単一事象アブセットに対して何等の対策も施
していない場合のスタティックＲＡＭにおいて発生する
典型的な問題を示している。第１図は、２個のスタンダ
ードなＣＭＯＳインバータＡ及びＢを有している。各イ
ンバータは、格納ノド及び同数のＮ及びＰチャンネルト
ランジスタでバランスされている。ノー１くＮ１及びＮ
２は、データ及びその補元であるデータに対しての格納
ノードである。ノードＮ１及びＮ２の各々は、寄生容量
Ｃｓを有している。電流源■は、メモリラッチのＱ側、
即ちＮ１に対しての放射衝撃によって発生されるインパ
ルスを表している。
第１Ａ図は、イオン化放射衝撃がＲＡＭセルを浸透した
場合にノードＮ］及びＮ２における電圧に対して発生す
ることを示している。この衝撃は電流インパルス■を発
生し、それはメモリラッチのＱ側を論理「１」レベルか
ら接地へ放電させ、該ラッチのＱ側を高状態とさせる。
従って、メモリセル内に格納された元のデータはこの放
射衝撃によって破壊される。明らかに、該ＲＡＭは外部
干渉に対しての保護を有しておらず、且つ誤ったデータ
がメモリ内に書き込まれてその有用性に妥協を余儀無く
させる。
第２図は、第１図のＲＡＭを、外部放射源からの干渉に
対して保護する従来公知の技術を示している。同様に、
第２図は、２個のスタンダードのＣＭＯＳインバータを
有しており、それらは各側部を、格納ノードＮ１及びＮ
２及び同数のＮチャンネル及びＰチャンネルトランジス
タでバランスされている。更に、第２図の回路には、デ
カップリング抵抗Ｒ１及びＲ２が設けられている。抵抗
Ｒ１及びＲ２は、夫々の及びＱノードの後のＱ′及び寛
′ノードに対しての遷移期間を遅延させるのに十分な値
でなければならない。即ち、もしＱ′及びＱ′　ノード
の遷移が、これらのノードにおける電圧が放射衝撃の期
間中に交差することがないように十分に遅延されている
場合、それらはそれらの元の値に復帰し且つ該セルは単
一事象アブセラ１−から影響を受けることはなく且つ格
納ノードの誤った状態が交差ラッチされたラッチ上に書
き込まれることはない。
第２Ａ図は、書込サイクルを遅延させる為に２つのノー
ド間にデカップリング抵抗が存在する場合のノードＮ１
及びＮ２上における電圧降下をプロットしたものである
。図示した如く、Ｑ’及びＱ′用の電圧波形は交差する
ことがなく、従ってメモリセルは、放射パルスが終了し
た後に、その元の論理状態へ復帰する。この放射干渉に
対する抵抗同化技術は有効であるが、この抵抗同化技術
には、欠点が多く且つ不所望の副作用がある。
第３図に示した本発明回路は、放射干渉に対する抵抗固
化技術に対しての一層望ましい代替技術を提供するもの
である。上述した従来のメモリ装置の両方における如く
、メモリ装置は、ノードが論理「１」状態にある場合に
単一事象イオン又は外部放射干渉が格納ノードを衝撃し
た場合にのみ影響を受は易い。即ち、単一事象イオン又
は放射干渉が論理「ｏ」状態にあるデータ格納ノードＮ
１を衝撃した場合、回路には何等の悪影響は発生しない
。
単一事象イオンが論理「１」状態にあるデータ格納ノー
ドを衝撃する場合、この例におけるインバータＡのデー
タ側の出力電圧は迅速にＯｖへ向かって降下する。通常
、ラッチのデータ側（Ｑ）が接地へ向かって降下すると
、ラッチのデータ側（Ｑ）はｖｃｃへ向かって高状態へ
ドライブされる。
このシーケンスは、第１図及び第２図に示した回路の両
方において発生する。然し乍ら、第２図の場合、抵抗Ｒ
１及びＲ２が付加されており、従って、遷移時間乃至は
インバータＡ及びＢの両方がそれらの電圧を逆転させる
のに要する時間を遅延させる。
然し乍ら、第３図の回路の場合、抵抗Ｒ１及びＲ２はＱ
′及びＱ′ノードを横断してのカップリングコンデンサ
Ｃｃで置換されている。公知の如く、Ｃｃを横断しての
電圧は瞬間的に変化することはできず、従って単一事象
アブセットの場合において回路に一層大きな安定性を与
える為の電位を付加している。
格納ノードＮ」に単一事象イオン衝撃があると仮定する
と、Ｖｃｃにおける「１」の元の論理状態からＯｖにお
ける「０」の新たな論理状態への遷移が発生する。同時
に、コンデンサカップリング効果に起因して、格納ノー
ドＮ２上の電圧も変化し且つＯｖから−Ｖｃｃに近づく
負電圧値へドライブされる。ノードＮ１及びＮ２の両方
を横断する電圧は同一の方向に降下し、Ｎ１を横断する
電圧はＯに早く近づき、一方Ｎ２を横断する電圧は−Ｖ
ｃｃに早く近づく。このＮ］及びＮ２を横断する電圧降
下を第３Ａ図に示しである。第３Ａ図に更に示した如く
、Ｎ１及びＮ２を横断する電圧は、第１Ａ図及び第２Ａ
図における交差点において示した如〈従来技術の回路の
場合に発生していた如くに等しくなることは絶対にない
。このＮ１及びＮ２を横断しての電圧に交差点がないこ
とにより、第３図の回路が単一事象アブセットによって
影響を受けることがないことを可能としている。
実際上、Ｎ２における電圧降下は、トランジスタドレイ
ンと基板乃至はウェルとの間のＰ−Ｎダイオードクラン
プによって制限される。これは、Ｎ２における電圧を、
接地よりも約１ダイオード電圧降下分下側の値ヘクラン
プさせる。この時点において、ＣＭＯＳラッチの両側は
、２つのステージ（インバータＡ及びＢ）が異なった電
圧によってドライブされるにも拘らず、論理「ｏ」入力
を持っている。これはラッチに対する不安定な条件であ
り、且つラッチの両方のステージは初期的に高状態へド
ライブすべく試みる。然し乍ら、ノードＮ２の出力はＮ
１の出力よりも約１ダイオード降下分だけ低いので、交
差結合型ラッチの本来的な電圧利得は、ラッチが適切に
設露１され且つバランスされていると仮定して、これら
のノードをそれらの正しいレベルへドライブし、即ちＮ
２が高状態へ移行する前にＮ１が「１」のその元の論理
状態を獲得する。Ｎ１が「１」の論理状態を達成すると
、それはＮ２をそのｒＯＪの論理状態へ復帰すべくドラ
イブし、且つ該インバータは両方共、放射干渉の前のそ
れらの論理状態を取る。
カップリンクコンデンサＣｃの最小寸法は次の関係式に
よって決定することが可能である。
（Ｃｃ／（Ｃｃ＋Ｃｓ））Ｘ　Ｖｃｃ　　≧　　１■即
ち、 Ｃｃ　　≧　（Ｃｓ／　（Ｖｃｃ−１　））典型的なカ
ップリングコンデンサは、Ｃｓの約半分に等しい値のも
のである。
以」二、特に、本発明をスタティックＲＡＭ用の放射同
化に関しての特定の適用に関して説明したが、本発明は
、−殻内に、ラッチのハードニング即ち固化方法に適用
可能なものであり、例えば格納レジスタ、シフトレジス
タ、カウンタ等１３も適用可能なものである。更に、本
発明は、放射同化技術以外の分野における適用を有する
ものでもある。例えば、本発明は、ポリ・ロード・抵抗
ＲＡＭ用の電源グリッチに対してメモリセルを防御する
為に使用することも可能である。この増加された安定性
は、メモリセルの寸法が減少するに従い一層重要性が増
大する。
更に、本発明をＣＭＯ８処理技術用に構成されたスタテ
ィックＲＡＭに対しての特定の適用に関して説明したが
、例えばＮＭＯ８、バイポーラ等のその他の処理技術用
の適用も可能であることはもちろんである。
以」二、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるへきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図はｑｉ−事象アプセット防御を与える為に付加的
な部品を有することのない交差結合型インバータ対を具
備する典型的な６トランジスタスタテイツクＲＡ　Ｍセ
ルを示した概略図、第１Ａ図はイオン化放射衝撃に起因
する電流インパルス１によってノード上に論理変化が発
生する場合の格納ノード１及び２上の電圧変化をプロッ
トしたグラフ図、第２図は交差結合型インバータ対にお
ける抵抗によって防御が与えられ単一事象アプセットに
対しての防御対策を具備する交差結合型インバタ対を有
する典型的な６トランジスタスタテイソクＲＡＭセルを
示した概略図、第２Ａ図はイオン化放射衝撃によって電
流インパルス■が発生される場合の格納ノード１及び２
」二における電圧変化をプロットしたグラフ図（尚、ノ
ードＱ′及びＱ’ｌの電圧は交差することがないので、
メモリセルは究極的にその元の論理状態へ回復し且つブ
タの損失はない）、第３図は典型的な６トランジスタス
タテイツクＲＡ　Ｍセルを具備し交差結合型抵抗を使用
することのない単一事象アプセッ１〜防御対策を組み込
んだ本発明の１実施例を示した概略図、第３Ａ図はイオ
ン化放射衝撃によって電流インパルスエが発生される場
合の時間に対してのノード１及び２における電圧変化を
プロットしたグラフ図（尚、Ｑ及びＱ″ノード対する電
圧波形は交差しないので、メモリセルは究極的にはその
元の論理状態へ復帰し且つデータの損失はない）。 （符号の説明） Ａ、 ：ＣＭＯＳインバ タ Ｎニラ ト Ｃ８：寄生容量 Ｃｃ：カップリングコンデンサ

Claims (1)

  1. 【特許請求の範囲】 １、複数個のトランジスタ手段を持ったタイプの半導体
    メモリ装置において、前記トランジスタ手段の各々がソ
    ースとドレインとゲートとを有しており、且つ前記トラ
    ンジスタの各々が隣接するトランジスタへ電気的に接続
    されており且つ少なくとも２個の隣接するトランジスタ
    のドレインが容量手段と結合されていることを特徴とす
    る半導体メモリ装置。 ２、複数個のトランジスタ手段を持ったタイプの半導体
    メモリ装置において、前記トランジスタ手段の各々がソ
    ースとドレインとゲートとを有しており、第１及び第２
    トランジスタ手段のゲートは第３及び第４トランジスタ
    手段のドレインへ接続されており、且つ第３及び第４ト
    ランジスタ手段のゲートは第１及び第２トランジスタ手
    段のドレインへ接続されており、前記トランジスタ手段
    の１つのドレインを前記トランジスタ手段の別の１つの
    ドレインへ結合させる為の容量手段を有することを特徴
    とする半導体メモリ装置。 ３、複数個のトランジスタ手段を持ったタイプの半導体
    メモリ装置において、前記トランジスタの各々はソース
    とドレインとゲートとを有しており、第１トランジスタ
    手段のドレインは第２トランジスタ手段のドレインへ接
    続されており且つ第３トランジスタ手段のドレインは第
    ４トランジスタ手段のドレインへ接続されており且つ第
    ３トランジスタ手段のドレインは第１及び第２トランジ
    スタ手段のゲートへ接続されており且つ第１トランジス
    タ手段のドレインは第３及び第４トランジスタ手段のゲ
    ートへ接続されており、第１及び第２トランジスタ手段
    のドレインを第３及び第４トランジスタ手段のドレイン
    へ結合させる為の容量手段を有することを特徴とする半
    導体メモリ装置。
JP1120591A 1988-05-16 1989-05-16 単一事象アプセット対策を具備するスタティックｒａｍ Pending JPH02103795A (ja)

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US19445588A 1988-05-16 1988-05-16
US194455 1988-05-16

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