JPH02102578A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH02102578A JPH02102578A JP63256135A JP25613588A JPH02102578A JP H02102578 A JPH02102578 A JP H02102578A JP 63256135 A JP63256135 A JP 63256135A JP 25613588 A JP25613588 A JP 25613588A JP H02102578 A JPH02102578 A JP H02102578A
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- polysilicon
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- 239000012535 impurity Substances 0.000 claims abstract description 13
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- 229920005591 polysilicon Polymers 0.000 abstract description 23
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果トランジスタに関し、特
にゲート容量低減に関する。
にゲート容量低減に関する。
従来、この種の絶縁ゲート電界効果トランジスタは、第
５図に示すようにドレイン領域１．ソース領域２上に酸
化膜３．ポリシリコン４を形成させポリシリコン４をゲ
ート電極とし、酸化膜３で覆うことによって、ソース電
極５を絶縁する構造となっていた。又、酸化膜３が容量
を蓄える構造であることから、第６図に示すようにポリ
シリコン４の一部をカットした構造となっていた。
５図に示すようにドレイン領域１．ソース領域２上に酸
化膜３．ポリシリコン４を形成させポリシリコン４をゲ
ート電極とし、酸化膜３で覆うことによって、ソース電
極５を絶縁する構造となっていた。又、酸化膜３が容量
を蓄える構造であることから、第６図に示すようにポリ
シリコン４の一部をカットした構造となっていた。
上述した従来の絶縁ゲート電界効果トランジスタは、ポ
リシリコンをゲート電極とした構造となっている。この
ためゲート容量は酸化膜に蓄えられ、その量は電極とし
て作用するポリシリコンの面積によって決まる。
リシリコンをゲート電極とした構造となっている。この
ためゲート容量は酸化膜に蓄えられ、その量は電極とし
て作用するポリシリコンの面積によって決まる。
Ｃ＝ε０εＳ□
（ε。＝真空の誘電率、ε、＝比誘電率、Ｓ＝ポリシリ
コンの面積、ｄ＝短距離 ・・
・・・・（１）（１）の式からゲート容量低減にはポリ
シリコンの面積と酸化膜厚が関与することが明らかであ
るが、面積には集積上の限界、又酸化膜厚には閾値等の
問題がある。また、第６図に示すような、ポリシリコン
４を一部カットすることによって容量を低減する技術に
おいては、カットすることによって生じる段差に電界が
集中しやすい等の問題がある。
コンの面積、ｄ＝短距離 ・・
・・・・（１）（１）の式からゲート容量低減にはポリ
シリコンの面積と酸化膜厚が関与することが明らかであ
るが、面積には集積上の限界、又酸化膜厚には閾値等の
問題がある。また、第６図に示すような、ポリシリコン
４を一部カットすることによって容量を低減する技術に
おいては、カットすることによって生じる段差に電界が
集中しやすい等の問題がある。
本発明の絶縁ゲート電界効果トランジスタは、ゲート電
極であるゲートポリシリコン部中央にそれと反対の導電
型の不純物層を形成し、電位的に浮遊させる構造を有し
ている。
極であるゲートポリシリコン部中央にそれと反対の導電
型の不純物層を形成し、電位的に浮遊させる構造を有し
ている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の断面図であり、ｎチャン
ネル型電界効果トランジスタに適用した例を示したもの
である。ドレイン領域１をソース領域２上の酸化膜３で
覆われたポリシリコンゲート電極６の中央にそれと反対
の不純物で形成されたポリシリコン７を位置する第２図
は、第１図の平面図を示したものであり、第１図はセル
部位置（Ａ−Ａ’ ）の断面図である。
ネル型電界効果トランジスタに適用した例を示したもの
である。ドレイン領域１をソース領域２上の酸化膜３で
覆われたポリシリコンゲート電極６の中央にそれと反対
の不純物で形成されたポリシリコン７を位置する第２図
は、第１図の平面図を示したものであり、第１図はセル
部位置（Ａ−Ａ’ ）の断面図である。
第３図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）は本発明
の絶縁ゲート電界効果トランジスタを形成させるための
プロセスにおける断面図である。まず、第３図（ａ）に
示すように、Ｎ型半導体基板８にＮ−型のエピタキシャ
ル成長層１を成長させＰ型不純物を酸化膜９をマスクと
して、選択的にイオン注入し、埋込みを行ないＰ＋層１
０を形成させる。
の絶縁ゲート電界効果トランジスタを形成させるための
プロセスにおける断面図である。まず、第３図（ａ）に
示すように、Ｎ型半導体基板８にＮ−型のエピタキシャ
ル成長層１を成長させＰ型不純物を酸化膜９をマスクと
して、選択的にイオン注入し、埋込みを行ないＰ＋層１
０を形成させる。
次に、第３図（ｂ）に示すように、第３図（ａ）でマス
クとして使用した酸化膜９を除去した後、新にゲート酸
化膜１１ポリシリコン１２を形成し、ポリシリコン１２
をマスクとして、Ｐ型不純物をイオン注入し、埋込みを
行ないＰ−層１３を形成させる。次に同一マスクでＮ型
不純物を高濃度でイオン注入を行ないＮ“層であるソー
ス領域２が形成される。この時、ポリシリコン１２にも
Ｎ型不純物が注入されるので、ポリシリコン１２はＮ型
となる。
クとして使用した酸化膜９を除去した後、新にゲート酸
化膜１１ポリシリコン１２を形成し、ポリシリコン１２
をマスクとして、Ｐ型不純物をイオン注入し、埋込みを
行ないＰ−層１３を形成させる。次に同一マスクでＮ型
不純物を高濃度でイオン注入を行ないＮ“層であるソー
ス領域２が形成される。この時、ポリシリコン１２にも
Ｎ型不純物が注入されるので、ポリシリコン１２はＮ型
となる。
次に、第３図（ｃ）に示すように、酸化膜１４を形成さ
せ、Ｐ＋層１０．ポリシリコン中央部７に高濃度でＰ型
不純物をイオン注入し、押し込みを行ない適当な拡散法
さを得る。この時ポリシリコン中央部７はＰ型となる。
せ、Ｐ＋層１０．ポリシリコン中央部７に高濃度でＰ型
不純物をイオン注入し、押し込みを行ない適当な拡散法
さを得る。この時ポリシリコン中央部７はＰ型となる。
次に、第３図（ｄ）に示すように、酸化膜３でポリシリ
コンロ、７を覆った後、ソース電極１５．ドレイン電極
１６を設ける。
コンロ、７を覆った後、ソース電極１５．ドレイン電極
１６を設ける。
第４図は本実施例の絶縁電界効果トランジスタの動作時
における空乏層１７の拡がりを示したものである。ポリ
シリコン７は浮遊状態であるため空乏層１７は図示のよ
うに拡がり、第６図のようにポリシリコンをカットする
構造よりもさらに動作面積は縮小され、容量が減少する
。又、ゲート電極下の電界集中も緩和され耐圧の低下を
防ぐことができる。
における空乏層１７の拡がりを示したものである。ポリ
シリコン７は浮遊状態であるため空乏層１７は図示のよ
うに拡がり、第６図のようにポリシリコンをカットする
構造よりもさらに動作面積は縮小され、容量が減少する
。又、ゲート電極下の電界集中も緩和され耐圧の低下を
防ぐことができる。
なお、上述した実施例においてはｎチャネル型電界効果
トランジスタに適用した例を示したが、Ｐチャネル型電
界効果トランジスタに適用しても同様の効果が得られる
。
トランジスタに適用した例を示したが、Ｐチャネル型電
界効果トランジスタに適用しても同様の効果が得られる
。
以上説明したように本発明は、絶縁ゲート電界効果トラ
ンジスタのゲートポリシリコン部中央にそれと反対の不
純物層を形成し、浮遊させることによってゲート容量を
低減できる効果がある。
ンジスタのゲートポリシリコン部中央にそれと反対の不
純物層を形成し、浮遊させることによってゲート容量を
低減できる効果がある。
セル部位置を示す平面図、第３図（ａ）、 （ｂ）。
（ｃ）、 （ｄ）は、本発明の一実施例の絶縁ゲート電
界効果トランジスタ製造プロセスにおける断面図、第４
図は、本発明の一実施例の絶縁ゲート電界効果トランジ
スタの動作時の空乏層の拡がりを示す断面図、第５図、
第６図は従来の絶縁ゲート電界効果トランジスタの断面
図である。
界効果トランジスタ製造プロセスにおける断面図、第４
図は、本発明の一実施例の絶縁ゲート電界効果トランジ
スタの動作時の空乏層の拡がりを示す断面図、第５図、
第６図は従来の絶縁ゲート電界効果トランジスタの断面
図である。
ｌ・・・・・・ドレイン領域、２・・・・・・ソース領
域、３・・・・・・酸化膜、４，６・・・・・・ゲート
ポリシリコン部、５．１５・・・・・・ソース電極、７
・・・・・・Ｐ型ポリシリ部、８・・・・・・Ｎ型半導
体基板、９，１４・・・・・・酸化膜マスク、１０・・
・・・・Ｐ＋領域、１１・・・・・・ゲート酸化膜、１
２・・・・・・ポリ２リコンマスク、１３・・・・・・
Ｐ−領域、１６・・・・・・ドレイン電極、１７・・・
・・・空乏層。
域、３・・・・・・酸化膜、４，６・・・・・・ゲート
ポリシリコン部、５．１５・・・・・・ソース電極、７
・・・・・・Ｐ型ポリシリ部、８・・・・・・Ｎ型半導
体基板、９，１４・・・・・・酸化膜マスク、１０・・
・・・・Ｐ＋領域、１１・・・・・・ゲート酸化膜、１
２・・・・・・ポリ２リコンマスク、１３・・・・・・
Ｐ−領域、１６・・・・・・ドレイン電極、１７・・・
・・・空乏層。
代理人 弁理士 内 原 晋
第１図は、本発明の一実施例の絶縁ゲート電界効果トラ
ンジスタの断面図、第２図は、第１図の−〜つＮト
ンジスタの断面図、第２図は、第１図の−〜つＮト
Claims (1)
- 絶縁ゲート電界効果トランジスタのゲート電極部中央に
それと反対の不純物層を形成したことを特徴とする絶縁
ゲート電界効果トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256135A JPH02102578A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256135A JPH02102578A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102578A true JPH02102578A (ja) | 1990-04-16 |
Family
ID=17288387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256135A Pending JPH02102578A (ja) | 1988-10-11 | 1988-10-11 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102578A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127780A (en) * | 1981-01-30 | 1982-08-09 | Meinan Machinery Works | Drying of veneer |
-
1988
- 1988-10-11 JP JP63256135A patent/JPH02102578A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127780A (en) * | 1981-01-30 | 1982-08-09 | Meinan Machinery Works | Drying of veneer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
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