JPH0199150A - 優先データ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１既　　要〕 所定時間内に発生する複数データの転送処理の優先処理
を制御する優先データ処理回路に関し、中央処理装置の
負荷を軽減することが可能な優先データ処理回路の提供
を目的とし、 所定時間内に発生する複数のデータの転送処理を制御す
る制御手段と、所定単位のデータの処理優先順位の有無
情報とその情報Ｇこよる処理順位を予め格納している格
納手段と、入力するデータの処理優先順位の有無に関す
る情報を格納手段から続出し、処理優先順位有りの場合
は設定された順位に従い優先処理する優先処理手段とを
備え、所定時間内に複数データが発生した場合、制御手
段の制御の下に優先処理手段は格納手段に格納される処
理優先順位の有無及び処理優先順位に関する情報を参照
して複数データの転送処理を行うように構成する。

〔産業上の利用分野〕

本発明は、所定時間内に発生する複数データの転送処理
の優先処理を制？ＩＩＩする優先データ処理回路に関す
る。

例えば、ソフトウェアに基づき中央処理装置が所定時間
内に発生したデータの優先処理を行う場合、その優先順
位が異なるデータが同一バイト中に２個以上ある場合は
、所定手順にて複数回処理し出力する必要がある。

このように処理するデータ数が大となった場合、中央処
理装置がソフトウェアに基づき処理するための時間がデ
ータ数に伴い大きくなり、そのため中央処理装置が他の
処理が出来なくなる可能性がある。

かかる中央処理装置の負荷を軽減させ、より迅速に優先
処理が行える回路構成が必要となる。

〔従来の技術〕

第５図は従来例を説明するブロック図を示す。

本例は、例えば装置本体部２から発生するアラーム（以
下ＡＬＭと称する）が所定時間（例えば、１秒）内に発
生した場合、その優先順位をソフトウェアに基づき判定
し図示省略している表示部分等に転送するためのアラー
ム盤１の機能ブロックを示す。

このアラーム盤１はその内部の処理をメモリ（ＲＯＭ）
’１２に格納するプログラムに基づき中央処理装置（以
下ＣＰＵと称する）１１が処理する場合の構成を示し、
その構成は上記ＣＰＵＩＩ（８ビツト用とする）、メモ
リ（ＲＯＭ）１２と、 ＣＰＵＩＩの処理によりデータをリード／ライトするメ
モリ（ＲＡＭ）１３　と、 装置本体部２からアラーム信号が入力する時のインタフ
ェースをなす入力インタフェース回路１４と、 内部処理しメモリ（ＲＡＭ）１３に記憶しているデータ
をＣＰＵＩＩの制御に基づき出力する時のインタフェー
スをなす出力インタフェース回路１５とを具備して構成
している。

例えば、装置本体部２で所定処理（例えば、データ伝送
処理等）を実行中にアラームが発生した場合、そのアラ
ーム信号を入力インタフェース回路１４を介してＣＰＵ
ＩＩに送出する。

ＣＰＵＩＩはこのアラーム信号を一旦メモリ（ＲＡＭ）
１３に書込み後、メモリ（ＲＡＭ）　１３から読出して
その処理単位である１バイトのデータをメモリ（ＲＯＭ
）１２に格納する所定プログラムに基づき８個のデータ
に分解し、この８個のデータより所定プログラムに基づ
（優先順位に従って当該の１つのデータを出力するため
の処理を行い、メモリ（ＲＡＭ）　１３の他の領域に書
込む。

ＣＰＵＩＩはこのデータをメモリ（ＲＡＭ）　１３の当
該領域から読出し、出力インタフェース回路１５を介し
て図示省略した表示部分等に転送するための制御を行う
。

尚、この場合１バイトのデータ中に同じ優先順位のデー
タが２個以上ある場合は、２〜７個の範囲で複数個のデ
ータを同時に出力する必要があり、メモリ（ＲＯＭ）　
１２にはそのための処理プログラムを含むものとする。

〔発明が解決しようとする問題点〕

上述のようにデータの優先処理をソフトウェアに基づき
行っている従来例の場合、ＣＰＵＩＩの処理時間がデー
タ数が大きくなるに伴い多くの時間を必要とし、そのた
めｃｐｕｉｔがアラーム盤１内の他の処理を行う時間が
減少し、場合によっては出来なくなる可能性がある。

本発明は、中央処理装置の負荷を軽減することが可能な
優先データ処理回路（アラーム盤１が本機能を有する）
の提供を目的とする。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、第５図で説明
したのと同様な機能を有するアラーム盤１００の構成概
要を示し、図中の１０は所定時間内に発生する複数のデ
ータの転送処理を制御する制御手段であり、 ２０は入力するデータの処理優先順位の有無に関する情
報を格納手段３０から読出し、処理優先順位有りの場合
は設定された順位に従い優先処理する優先処理手段であ
り、 ３０は所定単位のデータの処理優先順位の有無情報とそ
の情報による処理順位を予め格納している格納手段であ
り、これらの機能ブロックを具備することにより、本問
題点を解決するための手段とする。

〔作　用〕

格納手段３０には予め所定フォーマットにて形成されて
いるアラーム領域が設定されており、そのアラーム領域
中に優先処理の有無によりアラーム領域が分割され、優
先処理の有りの場合には予め決められた優先順位が設定
されている。

制御手段１０は入力したデータから優先処理の有無を判
定し、その結果情報と共に格納手段３０の内容を優先処
理手段２０に転送し他の処理に備える。

優先処理手段２０は優先処理無しの場合はそのままデー
タを出力し、優先処理有りの場合は格納手段３０からの
内容に基づき優先処理を行いそれに従い出力するように
構成することにより、制御手段１０が優先処理のために
拘束される時間は僅かとなり、より効率的な内部処理の
制御が可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における優先処理部内メモリのイメージ
を説明する図、第４図は本発明の実施例における優先処
理部内メモリの割付は状況を説明する図をそれぞれ示す
。尚、企図を通じて同一符号は同一対象物を示す。

第２図に示す実施例は、第１図で説明した制御手段１０
として第５図で説明したＣＰＵＩＩ、優先処理手段２０
として第５図で説明したのと同様な機能を有する入力イ
ンタフェース回路２１．出力インタフェース回路２３と
、ＣＰＩＪＩＩの指示に基づきデータの優先処理を行う
プライオリティ処理回路２２とからなる優先処理部２０
ａ、 格納手段３０としては、データの処理優先に関するデー
タを所定フォーマットに基づき格納しているメモリ（Ｒ
ＡＭ）３０ａとから構成した例である。

尚、第２図はこの他に第５図で説明したメモリ（ＲＯＭ
）１２を有してアラーム盤１００ａを構成し、アラーム
盤１００ａにアラーム信号を出力する装置本体部２を有
している。

第３図に示す図はメモリ（ＲＡＭ）　３０ａ中の優先処
理に関するデータフォーマントを示し、これらは１バイ
ト単位（尚、各ビットをＤＯ〜Ｄ７にて示す）にて処理
されるものとする。

メモリ（ＲＡＭ）　３０ａは４にビット（５１２バイト
）の容量を有し、その内優先処理領域はプライオリティ
有りの場合のデータが格納されるＩＫビビッＦＪ域（ａ
）と、プライオリティ無しの場合のデータが格納される
ＩＫビビッ領域（ｂ）とが準備されている。

この２つの領域（ａ）、　（ｂ）のアラームの割り付は
状況を第４図に示す。即ち、プライオリティ有りの場合
のデータの割り付けは、ＡＩ＞Ａ２＞Ａ３＞Ａ４＞Ａ５
＞　Ａ６　＞　Ａ７　＞　Ａ８となり、Ａ１が最優先で
八８が最下位として割り付けられている。

尚、図中の５ＹＳＩ、５ＹＳ３等は構成するシステムに
よりそのプライオリティ割り付けが変更可能なことを示
しいる。

装置本体部２から所定アラーム信号が出力されて来ると
、ＣＰＵＩＩは入力インタフェース回路２１を介してプ
ライオリティ処理回路２２に出力する。

そして、そのアラーム信号の優先処理に関する判定がメ
モリ（ＲＡＭ）　３０ａ内で優先順位なしの場合はその
ままのデータを出力する。

又、優先順位ありの場合はメモリ（ＲＡＭ）３０ａに格
納されている優先順位データに基づき、そのアラーム信
号の優先処理をプライオリティ処理回路２２で行い、優
先処理した順序にそのデータを出力する。

以上のように優先順位のあるデータの優先処理をハード
ウェアで処理することにより、ＣＰＵＩＩの拘束時間が
短縮され、アラーム盤り００ａ内処理を効率的に行うこ
とが可能となる。

〔発明の効果〕

以上のような本発明によれば、入力するアラーム信号を
処理するアラーム盤内中央処理装置が優先処理のために
拘束される時間が僅かとなり、より効率的な内部処理の
制御が出来る優先データ処理回路を提供することが出来
る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における優先処理部内メモリのイメージを説明す
る図、 第４図は本発明の実施例における優先処理部内メモリの
割付は状況を説明する図、 第５図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １　、１００．１００ａはアラーム盤、２は装置本体部
、１０は制御手段、　　　　　１１はＣＰＵ　。 １２はメモリ（ＲＯＭ）　　、　　　　１３．３０ａは
メモリ（ＲＡＭ）１４．２１は入力インタフェース回路
、１５．２３は出力インタフェース回路、２０は優先処
理手段、 ２２はプライオリティ処理回路、 ３０は格納手段、 をそれぞれ示す。 イトｉ〔鴇呵の大海’Ｆｄｆす仁３ち′１１ろ優共づａ
甲部内〆モゾの餌付＋−１択況ン説ｅ耳す４図 草４　図

Claims (1)

1. 【特許請求の範囲】 所定時間内に発生する複数のデータの転送処理を制御す
   る制御手段（１０）と、 所定単位のデータの処理優先順位の有無情報とその情報
   による処理順位を予め格納している格納手段（３０）と
   、 入力するデータの処理優先順位の有無に関する情報を前
   記格納手段から読出し、処理優先順位有りの場合は設定
   された順位に従い優先処理する優先処理手段（２０）と
   を備え、 所定時間内に複数データが発生した場合、前記制御手段
   （１０）の制御の下に前記優先処理手段（２０）は前記
   格納手段（３０）に格納される処理優先順位の有無及び
   処理優先順位に関する情報を参照して該複数データの転
   送処理を行うことを特徴とする優先データ処理回路。