JPH0198047A - Interruption processing system - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明の情報処理装置の処理方式に関し、特に周辺制御
装置から演算処理装置への割込み方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a processing method of an information processing device, and particularly relates to an interrupt method from a peripheral control device to an arithmetic processing device.
(従来の技術)
複数のタスクと呼ばれるソフトウェアが同時進行的に実
行されるとき、それらのタスクのそれぞれが使用する周
辺制御装置を動作させる情報処理装置において、効率よ
く装置を運用させるために割込みの概念が導入されてい
る。入出力制御装置に動作指示を出したタスクは、その
動作が終了するまで待ち状態となるので、他のタスクに
実行をゆすることができる。これらのタスクには、それ
ぞれ実行する几めのレベルが付与され、レベルの優先度
が高い程、待ち状態から実行状態に遷移する権利が高い
。(Prior Art) When software called multiple tasks are executed simultaneously, in an information processing device that operates a peripheral control device used by each of those tasks, interrupts are required to operate the device efficiently. concepts are introduced. A task that has issued an operation instruction to the input/output control device remains in a waiting state until the operation is completed, so that execution can be entrusted to other tasks. Each of these tasks is assigned a level of precision to be executed, and the higher the level of priority, the higher the right to transition from the wait state to the execution state.
すなわち、低い優先度をもつタスクは、人出力制御装置
の動作終了報告があっても、より高いレベルのタスクが
優先されて実行状態に入れないことを意味している。演
算処理装置は割込み指示コードに対して自己の実行レベ
ルと比較し、実行レベルの方が優先度が高い場合には入
出力制御装置に対して割込み拒否を返す。この割込み拒
否によジ、入出力制御装置の割込みが保留される。In other words, a task with a low priority level does not enter the execution state even if there is a report that the human output control device has completed the operation because a higher level task takes priority. The arithmetic processing unit compares the interrupt instruction code with its own execution level, and if the execution level has a higher priority, returns interrupt rejection to the input/output control unit. By rejecting this interrupt, the interrupt of the input/output control device is suspended.
演算処理装置が高いレベルの実行を終了して低いレベル
に遷移するとき、バスに接続されているすべての入出力
制御装置に対して、−斉通知の形で再割込み許可指令コ
ードを出すことにより、入出力制御装置は再割込みする
ことが可能となる。演算処理装置が複数のタスクを同時
に実行しているとき、このようなレベルの変化は常に発
生し、そのたびにバス上には再割込みが起る。When a processing unit finishes execution at a higher level and transitions to a lower level, it issues a re-interrupt enable command code in the form of a simultaneous notification to all input/output control units connected to the bus. , the I/O controller can be re-interrupted. When an arithmetic processing unit is executing multiple tasks simultaneously, such level changes always occur, and each time a re-interrupt occurs on the bus.
(発明が解決しようとする問題点)
上述し几従来の複数のタスクが同時進行的に実行すれる
マルチタスクプロセシングシステムでは、そのリソース
も複数ある。そのため、これら複数のリソースである複
数の周辺装置が同時に動作を行っている。(Problems to be Solved by the Invention) In the conventional multi-task processing system described above in which a plurality of tasks are executed simultaneously, there are also a plurality of resources. Therefore, a plurality of peripheral devices, which are these plural resources, operate simultaneously.
これらの周辺装置を制御する入出力制御装置において、
各周辺装置の動作の終了は割込みで演算処理装置に知ら
される。もし%演算処理装置の走行レベルが割込みレベ
ルの値よりも高優先であるならば1割込みは保留状態と
なる。演算処理装置の走行レベルの変化で再割込み許可
が発行されると入出力制御装置は再割込みするが、許可
を受けてからバス上に割込みを発行するまでの時間は入
出力制御装置のハードウェアにより異なる。In the input/output control device that controls these peripheral devices,
The completion of the operation of each peripheral device is notified to the arithmetic processing unit by an interrupt. If the running level of the % arithmetic processing unit has higher priority than the value of the interrupt level, 1 interrupt will be in a pending state. If a re-interrupt permission is issued due to a change in the running level of the processing unit, the I/O control unit will re-interrupt, but the time from receiving permission to issuing an interrupt on the bus depends on the hardware of the I/O control unit. It depends.
例えば、高優先度の割込みレベルを与えられたリソース
と、低優先度のリソースとの間で、再割込み許可を受け
てから再割込みを実行するまでの時間が逆転し、低優先
度の方が早く再割込みする場合がある。このようなケー
スは、システムにとって好ましいものではない。すなわ
ち、演算処理装置は優先度の低い再割込みを受けた後、
さらに優先度の高い割込み処理を行なわなければならな
い友め、余分にタスクを切換えなければならないと云う
問題点がある。For example, between a resource given a high-priority interrupt level and a low-priority resource, the time from receiving re-interrupt permission to re-interrupting is reversed, and the low-priority resource is There is a possibility of early re-interruption. Such a case is not desirable for the system. In other words, after the processing unit receives a re-interrupt with a low priority,
Furthermore, there is the problem that tasks must be switched additionally when processing a high-priority interrupt.
本発明の目的は、演算処理装置と、主記憶装置と、複数
の入出力制御装置とを相互にシステムバスにより接続し
、入出力制御装置から演算処理装置に対して動作終了報
告によって割込みを指令したとき、演算処理装置から入
出力制御装置に対する再割込み許可を指令できるように
しておき、再割込み許可指令の一部のフィールドに入出
力制御装置が再割込み許可を受けてから再割込み金行う
までの時間をタイマ値により規定することによって上記
欠点を除去し、余分なタスクの切換えを必要としないよ
うに構成し次側込み処理方式を提供することにある。An object of the present invention is to connect an arithmetic processing unit, a main storage device, and a plurality of input/output control devices to each other through a system bus, and to issue an interrupt command from the input/output control device to the arithmetic processing unit by reporting the completion of an operation. When this happens, the processing unit should be able to issue a re-interrupt permission command to the input/output control device, and some fields in the re-interrupt permission command will be set until the input/output control device receives re-interrupt permission and then issues the re-interrupt fee. The object of the present invention is to provide a next-side processing method that eliminates the above-mentioned drawbacks by specifying the time of 100% by a timer value, and eliminates the need for extra task switching.
(問題点全解決するための手段)
本発明による割込み処理方式は演算処理装置と、主記憶
装置と、複数の入出力制御装置と全システムバスにより
相互に接続してデータ交換を行う情報処理装置における
ものである。上記構成において、入出力制御装置はそれ
ぞれ通知手段と、再割込み許可手段と、タイマ手段と全
具備して構成し比ものである。(Means for Solving All Problems) The interrupt processing method according to the present invention is an information processing device that interconnects an arithmetic processing unit, a main storage device, a plurality of input/output control devices, and an entire system bus to exchange data. It is in. In the above configuration, each input/output control device is configured to include a notification means, a re-interrupt permission means, and a timer means.
通知手段は、演算処理装置からの指令コードに従って主
記憶装置との間のデータ転送を行い。The notification means transfers data to and from the main storage device according to a command code from the arithmetic processing unit.
データ転送の完了報告として演算処理装置に対して割込
み指令コードにより通知する。A notification is sent to the arithmetic processing unit using an interrupt command code as a data transfer completion report.
再割込み許可手段は、以前に割込みを拒否されて割込み
保留状態になっているときに、再割込み指令コードによ
り再割込みを許可するためのものである。The re-interrupt permission means is for permitting re-interruption using a re-interrupt command code when an interrupt has been previously rejected and the interrupt is in a pending state.
タイマ手段は、再割込み指令コードの一部に設定されて
いる再割込みの許可を受けてから再割込みの実行までの
時間を規定するタイマ値を処理に適用するためのもので
ある。The timer means is for applying to processing a timer value that is set in a part of the re-interrupt command code and defines the time from when the re-interrupt is permitted until the re-interrupt is executed.
(実施例) 次に1本発明について図面全参照して説明する。(Example) Next, one embodiment of the present invention will be explained with reference to all the drawings.
第1図は1本発明による割込み処理方式の一実施例を示
すブロック図である。第1図にお込て、1はシステムバ
ス、2は演算処理装置3は主記憶装置、41〜43はそ
れぞれ入出力制御装置である。FIG. 1 is a block diagram showing an embodiment of an interrupt processing method according to the present invention. In FIG. 1, 1 is a system bus, 2 is an arithmetic processing unit 3, a main storage device, and 41 to 43 are input/output control devices, respectively.
第1図において、入出力制御装置41〜43のそれぞれ
は通知手段と、再割込み許可手段と。In FIG. 1, each of the input/output control devices 41 to 43 has a notification means and a re-interrupt permission means.
タイマ手段とが備えられている。通知手段はデータ転送
の完了上報告するものであり、再割込み許可手段は割込
み保留状態にある入出力制御装置に対して再割込みが発
行されたときに、これを許可するものである。タイマ手
段は、再割込みの許可の受付けから再割込みの実行まで
の時間を規定するものであり、タイマ値により割込みの
優先度を自動的に切換える。and timer means. The notification means reports the completion of data transfer, and the re-interrupt permission means allows re-interrupt when it is issued to the input/output control device in an interrupt pending state. The timer means defines the time from acceptance of permission for re-interruption to execution of re-interruption, and automatically switches the priority of the interrupt based on the timer value.
第1図において、システムバス1には演算処理装[2と
、主記憶装置3と、入出力制御装置4とが接続され、y
L算処理装R2は主記憶装置3に格納されているソフト
ウェア、すなわちプログラムを読出して実行し、プログ
ラムの意図する処理を行う。In FIG. 1, an arithmetic processing unit [2, a main storage device 3, and an input/output control device 4] are connected to a system bus 1.
The L arithmetic processing unit R2 reads and executes software stored in the main storage device 3, that is, a program, and performs the processing intended by the program.
プログラムの内部には、入出力制御装置41〜43を動
作させる命令が含まれている。命令は入出力制御装置4
1〜43に対して、それらの配下にある周辺装置(図示
してない。)を動作させ、データの交換を指示するため
の動作指令コードを出すことにより実行される。The program includes instructions for operating the input/output control devices 41 to 43. The command is input/output control device 4
This is executed by issuing an operation command code for operating peripheral devices (not shown) under the commands 1 to 43 and instructing them to exchange data.
データの交換、すなわちデータの転送が終了すると、入
出力制御装置41〜43は演算処理装R2に対して動作
完了の報告として割込み指令コードを出す。もし、演算
処理fci2の実行レベルが入出力制御装[41〜43
に与えられた割込みレベルより高いとき、上記割込み指
令コードは演算処理装置t2によって拒否され、割込み
保留状態となる。保留状態においてプログラムの実行に
よってレベルが変化したとき、演算処理装[2から再割
込み許可指令コードが出される。保留状態にある入出力
制御装置41〜43は上記指令を受取り、演算処理装置
2に対して再割込みを起動する。When the data exchange, that is, the data transfer is completed, the input/output control devices 41 to 43 issue an interrupt command code to the arithmetic processing unit R2 as a report of the completion of the operation. If the execution level of arithmetic processing fci2 is input/output control device [41 to 43
When the interrupt level is higher than the interrupt level given to t2, the interrupt command code is rejected by the arithmetic processing unit t2, and the interrupt is placed in a pending state. When the level changes due to program execution in the suspended state, a re-interrupt permission command code is issued from the arithmetic processing unit [2]. The input/output control devices 41 to 43 in the pending state receive the above command and initiate a re-interruption to the arithmetic processing device 2.
第2図((転)〜(C)は、%種の指令コードを示す説
明図である。FIG. 2 ((translation) to (C) are explanatory diagrams showing % type command codes.
第2図(a)に示す動作指令コードは、演算処理装置2
が入出力制御装置41〜43に対して動作を指示するコ
マンドを含む。ディストネーションID、ディストネー
ションI D’ 、 およびソースIDFi、システ
ムバスl上の装置に付けられた認識番号、すなわちアド
レスである。ディストネーションID’は入出力制御装
置41〜43の配下に接続されたデバイスを指すIDで
、システムパス1上においては直接関係がない。ソース
IDには上記動作指令コードを発行した演算処理装置2
のIDが入る。The operation command code shown in FIG. 2(a) is
includes commands that instruct the input/output control devices 41 to 43 to operate. Destination ID, destination ID', and source IDFi, which are identification numbers assigned to devices on system bus l, that is, addresses. The destination ID' is an ID indicating a device connected under the input/output control devices 41 to 43, and has no direct relationship on the system path 1. The source ID is the arithmetic processing unit 2 that issued the above operation command code.
The ID will be entered.
第2図(b)に示す割込み指令コードは、入出力制御装
置41〜43から演算処理装置2へ割込むときのコード
である。勿論、再割込み時にも同じものが使われる。割
込みレベルは動作終了時に報告するときのレベルであり
、演算処理装置2はこのレベルと演算処理装置2の実行
レベルとを比較し、拒否teは許諾をする。The interrupt command code shown in FIG. 2(b) is a code for interrupting the arithmetic processing device 2 from the input/output control devices 41 to 43. Of course, the same one is used when re-interrupting. The interrupt level is the level to be reported at the end of the operation, and the arithmetic processing unit 2 compares this level with the execution level of the arithmetic processing unit 2, and approves the rejection te.
M2図(C)に示す再割込み許可指令コードは。The re-interrupt permission command code shown in M2 diagram (C) is:
割込みを拒否した入出力制御装置41〜43に対して再
割込みを促すときに送出される。このコードのディスト
ネーションID、ID’は意味がない。タイマ値は入出
力制御装置41〜43が再割込み許可上受け、再割込み
コード金システムバス1に出すまでの時間を示す。ここ
で。It is sent to prompt the input/output control devices 41 to 43 that have rejected the interrupt to interrupt again. The destination ID and ID' of this code are meaningless. The timer value indicates the time it takes for the input/output control devices 41 to 43 to receive the re-interruption permission and issue the re-interruption code to the system bus 1. here.
すべてのレベルの入出力制御装置41〜43に対して同
一のタイマ値を指示するのではなく、所定の割込みレベ
ルより優先度の低いレベルに対して適用するのが効果的
である。すべてのレベルに対して規定した場合、特に低
いレベルから高いレベルに上った場合、切換えられた新
走行レベルの最小実行時間が保証される。Rather than instructing the same timer value to the input/output control devices 41 to 43 at all levels, it is effective to apply it to a level with a lower priority than a predetermined interrupt level. If specified for all levels, especially when going from a low level to a high level, a minimum execution time of the switched new driving level is guaranteed.
このタスクの実際の走行時間が極めて短い場合、他のレ
ベルへ切換える必要なしに同一レベルt−夷行し終える
ことができる。さらに、論理的に可能な全レベルを少な
くとも2つのグループに分割し、優先度の高いレベルで
はタイマの規定を適用せず、1/2 レベル以下の優先
度の低いレベルのみに対してタイマ値を適用するように
すれば、高い割込みレベルの与えられ九人出力制御装置
の再割込みの成功回数を増加させることができる。If the actual running time of this task is very short, it is possible to finish running at the same level without having to switch to another level. Additionally, all logically possible levels are divided into at least two groups, and timer provisions are not applied to higher priority levels, and timer values are applied only to lower priority levels below 1/2 level. If applied, it is possible to increase the number of successful re-interrupts of the nine output control device given a high interrupt level.
(発明の効果)
以上説明したように本発明は、演算処理装置と、主記憶
装置と、複数の入出力制御装置と全相互にシステムバス
により接続し、入出力制御装置から演算処理装置に対し
て動作終了報告によって割込み指令を送出したとき、演
算処理装置から入出力制御装置に対する再割込み許可を
指令できるようにしておき、再割込み許可指令の一部の
フィールドに入出力制御装置が再割込み許可を受けてか
ら再割込みを行うまでの時間t−タイマ値により規定す
ることにより、タスクの実際の走行時間が著しく短いと
きには他レベルへ切換える必要がないと云う効果がある
。(Effects of the Invention) As explained above, the present invention connects an arithmetic processing unit, a main storage device, and a plurality of input/output control devices to each other through a system bus, and connects the input/output control device to the arithmetic processing unit. When an interrupt command is sent by reporting the completion of an operation, the processing unit can issue a command to re-interrupt the input/output control device, and some fields of the re-interrupt permission command allow the input/output control device to enable re-interruption. By defining the time from when a task is received to when a re-interrupt is performed using the t-timer value, there is an effect that there is no need to switch to another level when the actual running time of a task is extremely short.
従って、すべての入出力制御装置に対して再割込みのチ
ャンスを同等にすることができるので、論理的に可能な
全レベルを少なくとも2つのグループに分割し、優先度
の高いレベルではタイマ規定を適用せず、1/!レベル
以下の優先度の低いレベルに対してタイマ値全適用する
ようにすれば、高い割込みレベルを与えられ九人出力制
御装置の再割込みの成功回数全増加できる九め、情報処
理時間を短縮できるとともに信頼性を向上できると云う
効果がある。Therefore, in order to equalize the chance of re-interrupting for all I/O controllers, all logically possible levels are divided into at least two groups, and timer provisions are applied at higher priority levels. No, 1/! By applying the full timer value to lower priority levels below the level, the number of successful re-interrupts of the nine-person output control device can be increased by giving a higher interrupt level, and the information processing time can be shortened. This also has the effect of improving reliability.
第1図は、本発明による割込み処理方式全実現する一実
施例金示すブロック図である。
第2図(a)〜(c)は、各種の指示コードを示す説明
図である。
1・・・システムバス 2・・・演算処理装置3・・
・主記憶装置
41〜43・・・入出力制御装置FIG. 1 is a block diagram showing an embodiment of the interrupt processing method according to the present invention. FIGS. 2(a) to 2(c) are explanatory diagrams showing various instruction codes. 1...System bus 2...Arithmetic processing unit 3...
・Main storage devices 41 to 43...I/O control device
Claims (1)
とをシステムバスにより相互に接続してデータ交換を行
う情報処理装置の割込み処理方式であつて、前記入出力
制御装置のそれぞれは前記演算処理装置からの指令コー
ドに従つて前記主記憶装置との間のデータ転送を行い、
前記データ転送の完了報告として前記演算処理装置に対
して割込み指令コードにより通知するための通知手段と
、以前に割込みを拒否されて割込み保留状態になつてい
るときに再割込み指令コードにより再割込みを許可する
ための再割込み許可手段と、前記再割込み指令コードの
一部に設定されている前記再割込みの許可を受けてから
再割込みの実行までの時間を規定するタイマ値を処理に
適用するためのタイマ手段とを具備して構成したことを
特徴とする割込み処理方式。An interrupt processing method for an information processing device in which an arithmetic processing unit, a main storage device, and a plurality of input/output control devices are interconnected by a system bus to exchange data, wherein each of the input/output control devices is Transferring data to and from the main storage device according to a command code from an arithmetic processing unit;
Notifying means for notifying the arithmetic processing unit with an interrupt command code as a completion report of the data transfer, and a re-interrupting unit using a re-interrupt command code when the interrupt has been previously rejected and is in an interrupt pending state. To apply to processing a re-interrupt permission means for permitting the re-interrupt, and a timer value that defines the time from receiving the re-interrupt permission to executing the re-interrupt, which is set as a part of the re-interrupt command code. 1. An interrupt processing method characterized by comprising: a timer means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25607387A JPH0198047A (en) | 1987-10-09 | 1987-10-09 | Interruption processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25607387A JPH0198047A (en) | 1987-10-09 | 1987-10-09 | Interruption processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0198047A true JPH0198047A (en) | 1989-04-17 |
Family
ID=17287517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25607387A Pending JPH0198047A (en) | 1987-10-09 | 1987-10-09 | Interruption processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0198047A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8343618B2 (en) | 2008-12-26 | 2013-01-01 | Siltronic Ag | Silicon wafer and method of manufacturing the same |
US8382894B2 (en) | 2007-05-02 | 2013-02-26 | Siltronic Ag | Process for the preparation of silicon wafer with reduced slip and warpage |
-
1987
- 1987-10-09 JP JP25607387A patent/JPH0198047A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8382894B2 (en) | 2007-05-02 | 2013-02-26 | Siltronic Ag | Process for the preparation of silicon wafer with reduced slip and warpage |
US8343618B2 (en) | 2008-12-26 | 2013-01-01 | Siltronic Ag | Silicon wafer and method of manufacturing the same |
USRE45238E1 (en) | 2008-12-26 | 2014-11-11 | Siltronic Ag | Silicon wafer and method of manufacturing the same |
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