JPH0176646U - - Google Patents

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JPH0176646U
JPH0176646U JP1987171534U JP17153487U JPH0176646U JP H0176646 U JPH0176646 U JP H0176646U JP 1987171534 U JP1987171534 U JP 1987171534U JP 17153487 U JP17153487 U JP 17153487U JP H0176646 U JPH0176646 U JP H0176646U
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slave
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JP1987171534U
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【図面の簡単な説明】
第1図は本考案第一実施例の要部回路構成図。
第2図は本考案第二実施例の要部回路構成図。第
3図は従来装置の要部回路構成図。 1…外部バス、2…ノンインテリジエントI/
Oボード、3,15…インテリジエントI/Oボ
ード、5…バスインタフエース、6…内部バス、
7,8…I/Oインタフエース、10…スレーブ
CPU、11…マスタスレーブインタフエース、
16…バス切替部、17…I/Oバス、20…出
力ポート、21…制御線。

Claims (1)

  1. 【実用新案登録請求の範囲】 マスターCPUと、 I/O装置が接続されるI/Oボードと、 前記マスターCPUと前記I/Oボードとを接
    続する外部バスと、 を備えたI/O装置の制御システムにおいて、 前記I/Oボードが少なくとも、 前記I/O装置が接続されるI/Oインタフエ
    ースと、 前記I/O装置を制御するためのスレーブCP
    Uと、 前記マスターCPUと前記スレーブCPUとの
    インターフエス回路と、 前記スレーブCPUから前記I/Oインタフエ
    ースへ接続され内部バス路を前記マスターCPU
    からのI/O直接要求信号により前記マスターC
    PUから前記I/Oインタフエースへ接続される
    バス路に切替へ可能な切替部と、 を備えたことを特徴とするI/Oボード。
JP1987171534U 1987-11-10 1987-11-10 Pending JPH0176646U (ja)

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JPH0176646U true JPH0176646U (ja) 1989-05-24

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