JPH0161731U - - Google Patents
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- Publication number
- JPH0161731U JPH0161731U JP15639387U JP15639387U JPH0161731U JP H0161731 U JPH0161731 U JP H0161731U JP 15639387 U JP15639387 U JP 15639387U JP 15639387 U JP15639387 U JP 15639387U JP H0161731 U JPH0161731 U JP H0161731U
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit
- output
- output buffer
- detection circuit
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Description
第１図は本考案のバスフアイト検出回路の一実
施例の構成を説明する図、第２図は従来例の集積
回路の接続を説明する図である。 図において、Ａ，Ｂは集積回路、１は内部回路
、２，２′は出力端子、３は出力バツフア、４は
ＥＯＲ回路、１１はレジスタを示す。
施例の構成を説明する図、第２図は従来例の集積
回路の接続を説明する図である。 図において、Ａ，Ｂは集積回路、１は内部回路
、２，２′は出力端子、３は出力バツフア、４は
ＥＯＲ回路、１１はレジスタを示す。
Claims (1)
- 集積回路Ａの内部回路１１の信号を出力バツフ
ア３を介して該集積回路Ａの出力端子２に出力す
る該出力バツフア３の信号入力レベルと出力レベ
ルとを比較する検出回路４を当該集積回路Ａに設
けてなることを特徴とするバスフアイト検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15639387U JPH0161731U (ja) | 1987-10-13 | 1987-10-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15639387U JPH0161731U (ja) | 1987-10-13 | 1987-10-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0161731U true JPH0161731U (ja) | 1989-04-19 |
Family
ID=31434891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15639387U Pending JPH0161731U (ja) | 1987-10-13 | 1987-10-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0161731U (ja) |
-
1987
- 1987-10-13 JP JP15639387U patent/JPH0161731U/ja active Pending