JPH0154892B2 - - Google Patents
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- JPH0154892B2 JPH0154892B2 JP55076846A JP7684680A JPH0154892B2 JP H0154892 B2 JPH0154892 B2 JP H0154892B2 JP 55076846 A JP55076846 A JP 55076846A JP 7684680 A JP7684680 A JP 7684680A JP H0154892 B2 JPH0154892 B2 JP H0154892B2
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- circuit
- diode
- light emitting
- transistor
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- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は第１の回路から与えられたオン・オフ
信号を第２の回路に伝送するインタフエース回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an interface circuit that transmits on/off signals given from a first circuit to a second circuit.
従来においてこの種のインタフエース回路は
種々のものが知られているが、第１の回路で使用
しているオン・オフ信号の電圧レベルと第２の回
路で使用しているオン・オフ信号の電圧レベルと
が異なる場合、インタフエース回路では電圧レベ
ルの変換動作も行なわなければならない。そこ
で、第１図に示すように、定電圧ダイオードZD
を用いて抵抗R1とスイツチSWとからなる第１回
路１０から印加されるオン・オフ信号をインバー
タ素子INVからなる第２回路２０で使用される
電圧レベル（＋5V、0V）に変換し、さらにダイ
オードＤを用いて出力電圧レベル＋5Vにクラン
プするようにしたものがあるが、この場合、定電
圧ダイオードDZには一定電圧を保持するために
は所定量のツエナー電流を流しておく必要があ
り、このため、例えば第２図に示すように第１回
路１０のスイツチSWに発光ダイオードLEDを直
列接続した場合、スイツチSWが開成であるにも
かかわらず発光ダイオードLEDに上記ツエナー
電流が流れてしまうので、この発光ダイオード
LEDが点灯してしまうという不都合がある。ま
た、定電圧ダイオードはダイオードやトランジス
タ素子に比べて高価であり、経済性の上で好まし
くないという欠点がある。 Various types of interface circuits of this kind have been known in the past, but the voltage level of the on/off signal used in the first circuit and the voltage level of the on/off signal used in the second circuit are different. If the voltage levels are different, the interface circuit must also perform a voltage level conversion operation. Therefore, as shown in Figure 1, a constant voltage diode ZD
is used to convert the on/off signal applied from the first circuit 10 consisting of the resistor R1 and the switch SW into a voltage level (+5V, 0V) used in the second circuit 20 consisting of the inverter element INV, and further There is a device that uses a diode D to clamp the output voltage level to +5V, but in this case, a predetermined amount of Zener current must flow through the constant voltage diode DZ in order to maintain a constant voltage. For this reason, for example, if a light emitting diode LED is connected in series to the switch SW of the first circuit 10 as shown in FIG. 2, the Zener current will flow through the light emitting diode LED even though the switch SW is open. , this light emitting diode
There is an inconvenience that the LED lights up. Further, a constant voltage diode is more expensive than a diode or a transistor element, and has the disadvantage of being unfavorable from an economic point of view.
本発明はこのような欠点を解決するためになさ
れたもので、その目的は経済性に優れ、入力信号
源に悪影響を及ぼさないようにしたインタフエー
ス回路を提供することにある。 The present invention has been made to solve these drawbacks, and its purpose is to provide an interface circuit that is economical and does not adversely affect the input signal source.
以下、図示する実施例に基づき本発明を詳細に
説明する。 Hereinafter, the present invention will be explained in detail based on illustrated embodiments.
第３図は本発明の一実施例を示す回路図であつ
て、第２図と同一部分は同一記号を用いている。
同図において、インタフエース回路IFはトラン
ジスタＱ、電流調整抵抗R3、ベース抵抗R4とか
らなり、トランジスタＱのエミツタＥには第１回
路１０からのオフ信号（＋20V）がベース電位に
対して逆方向に接続され、またトランジスタＱの
コレクタＣはクランプ電位（＋5V）に接続され、
ベースＢから第２回路２０へ出力信号を送出する
ように構成されている。なお、電流調整抵抗R3
は発光ダイオードLEDを流れる電流を発光電流
値以下に抑えるためのものである。また、コンデ
ンサCdはスイツチSWのチヤタリングを除去する
ためのもので、必要に応じて付加されるものであ
る。 FIG. 3 is a circuit diagram showing one embodiment of the present invention, and the same parts as in FIG. 2 are designated by the same symbols.
In the figure, the interface circuit IF consists of a transistor Q, a current adjustment resistor R3 , and a base resistor R4 , and the off signal (+20V) from the first circuit 10 is applied to the emitter E of the transistor Q with respect to the base potential. are connected in the opposite direction, and the collector C of transistor Q is connected to the clamp potential (+5V),
The base B is configured to send an output signal to the second circuit 20. In addition, the current adjustment resistor R 3
is for suppressing the current flowing through the light emitting diode LED below the light emitting current value. Further, the capacitor Cd is used to eliminate chattering of the switch SW, and is added as necessary.
このような構成において、トランジスタＱはエ
ミツタ・ベース間の逆方向電圧を増していくと、
第４図の特性図に示すように、定電圧ダイオード
ZDに比べて低い逆方向電圧VEBで降伏し、エミツ
タ・ベース間に定電圧特性が現われる。一方、ベ
ース・コレクタ間は周知のようにダイオード特性
を有する。従つて、第３図に示した実施例は第５
図に示すように書き換えて示すことができる。従
つて、この第５図に示すようなインタフエース回
路IFでは、スイツチSWが閉成している場合、ト
ランジスタＱのベース・エミツタ間電圧が順方向
となるために該トランジスタＱは導通し、ベース
Ｂからの出力信号は0V電位となる。しかし、ス
イツチSWが開成している場合、エミツタ・ベー
ス間電圧が逆方向となるため、その定電圧特性に
よつてベースＢからの出力信号はQi電位となる。
ここでQiとはトランジスタの定電圧特性によつ
て定まる数値である。従つて、Qiが第２回路２
０で使用する電圧レベル5Vと合致するようなト
ランジスタを使用すれば、定電圧ダイオードを使
用する必要がなく、かつ、ベースＢからの出力信
号はベース・コレクタ間のダイオード特性によつ
てそのピーク値が＋5Vにクランプされるため、
クランプダイオードを使用する必要がない。すな
わち、１個のトランジスタＱによつてクランプダ
イオードと定電圧ダイオードの機能に同時に実現
することができる。このため、経済的効果は極め
て大きく、さらにエミツタ・ベース間が降伏状態
にあるときの電流は小さいために発光ダイオード
LEDが点灯するというような悪影響は現われな
くなる。 In such a configuration, as the reverse voltage between the emitter and base of transistor Q increases,
As shown in the characteristic diagram in Figure 4, the constant voltage diode
It breaks down at a lower reverse voltage V EB than ZD, and a constant voltage characteristic appears between the emitter and base. On the other hand, the area between the base and the collector has diode characteristics as is well known. Therefore, the embodiment shown in FIG.
It can be rewritten and shown as shown in the figure. Therefore, in the interface circuit IF as shown in FIG. 5, when the switch SW is closed, the voltage between the base and emitter of the transistor Q is in the forward direction, so the transistor Q becomes conductive and the base The output signal from B is at 0V potential. However, when the switch SW is open, the emitter-base voltage is in the opposite direction, so the output signal from the base B becomes the Qi potential due to its constant voltage characteristics.
Here, Qi is a value determined by the constant voltage characteristics of the transistor. Therefore, Qi is the second circuit 2
If you use a transistor that matches the voltage level of 5V used at 0, there is no need to use a constant voltage diode, and the output signal from base B will be at its peak value due to the diode characteristics between the base and collector. is clamped to +5V, so
No need to use clamp diodes. That is, one transistor Q can simultaneously perform the functions of a clamp diode and a constant voltage diode. For this reason, the economic effect is extremely large, and since the current is small when the emitter and base are in a breakdown state, the light emitting diode
Negative effects such as LED lighting will no longer appear.
なお、実施例ではnpn形トランジスタを用いて
いるが、pnp形トランジスタを用いる場合であつ
ても同様の考え方に基づき実施できることはもち
ろんである。 Although npn transistors are used in the embodiments, it goes without saying that the same concept can be used even when pnp transistors are used.
以上の説明から明らかなように、本発明によれ
ば入力信号源に悪影響を及ぼさず、かつ極めて経
済的なインタフエース回路を実現できる。 As is clear from the above description, according to the present invention, it is possible to realize an extremely economical interface circuit that does not adversely affect the input signal source.
第１図および第２図は従来のインタフエース回
路を示す図、第３図は本発明の一実施例を示す回
路図、第４図はエミツタ・ベース間の定電圧特性
を示す図、第５図は第３図の等価回路図である。
１０……第１回路、２０……第２回路、IF…
…インタフエース回路、SW……スイツチ、R1，
R2……抵抗、R3……電流調整抵抗、R4……ベー
ス抵抗、LED……発光ダイオード、INV……イ
ンバータ素子、ZD……定電圧ダイオード、Ｄ…
…ダイオード。
1 and 2 are diagrams showing conventional interface circuits, FIG. 3 is a circuit diagram showing an embodiment of the present invention, FIG. 4 is a diagram showing constant voltage characteristics between emitter and base, and FIG. The figure is an equivalent circuit diagram of FIG. 3. 10...first circuit, 20...second circuit, IF...
...interface circuit, SW...switch, R 1 ,
R 2 ...Resistor, R 3 ...Current adjustment resistance, R 4 ...Base resistance, LED ...Light emitting diode, INV ...Inverter element, ZD ... Constant voltage diode, D ...
…diode.
Claims (1)
ードを流れる電流を発光電流値以下に抑えるため
の電流調整抵抗が接続されるとともに、入力信号
のオンおよびオフのいずれか一方の信号がベース
電位に対して逆方向電圧となるように印加され、
コレクタが所定のクランプ電位に接続され、ベー
スからの出力を前記入力信号に対する出力信号と
して送出するトランジスタ素子を備えることを特
徴とするインタフエース回路。1 A current adjustment resistor is connected to the emitter to suppress the current flowing through the light emitting diode connected to the input side to below the light emitting current value, and one of the input signals, ON and OFF, is connected to the base potential. is applied so that it becomes a reverse voltage,
1. An interface circuit comprising a transistor element having a collector connected to a predetermined clamp potential and transmitting an output from a base as an output signal for the input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7684680A JPS573428A (en) | 1980-06-06 | 1980-06-06 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7684680A JPS573428A (en) | 1980-06-06 | 1980-06-06 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573428A JPS573428A (en) | 1982-01-08 |
| JPH0154892B2 true JPH0154892B2 (en) | 1989-11-21 |
Family
ID=13617020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7684680A Granted JPS573428A (en) | 1980-06-06 | 1980-06-06 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS573428A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241048A (en) * | 1985-04-16 | 1986-10-27 | Shimada Phys & Chem Ind Co Ltd | Supervisory method for ultrasonic machining |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543338Y2 (en) * | 1973-12-05 | 1979-02-15 |
-
1980
- 1980-06-06 JP JP7684680A patent/JPS573428A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573428A (en) | 1982-01-08 |
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