JPH0153523B2 - - Google Patents
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- Publication number
- JPH0153523B2 JPH0153523B2 JP56197384A JP19738481A JPH0153523B2 JP H0153523 B2 JPH0153523 B2 JP H0153523B2 JP 56197384 A JP56197384 A JP 56197384A JP 19738481 A JP19738481 A JP 19738481A JP H0153523 B2 JPH0153523 B2 JP H0153523B2
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- JP
- Japan
- Prior art keywords
- amplifier
- input
- impedance
- transistor
- circuit
- Prior art date
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
Description
【発明の詳細な説明】
本発明は、非接地型の擬似インピーダンス回路
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an ungrounded pseudo-impedance circuit.
インピーダンス素子の片側が接地されていない
所謂非接地型擬似インピーダンスを構成する方法
として、従来から３ボート・ジヤイレータ等の
種々の回路が知られてい。しかしこれら従来技術
にあつては、使用周波数の広帯域化と直流条件等
に困難な問題が見られる。 Various circuits, such as a 3-boat generator, have been known as methods for configuring a so-called ungrounded pseudo impedance in which one side of an impedance element is not grounded. However, these conventional techniques have difficult problems such as widening of the frequency band used and DC conditions.
よつて本発明の目的は、高利得増幅器を用いる
ことなく簡単な構成により高周波領域まで使用可
能な非接地型擬似インピーダンス回路を提供せん
とするものである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a non-grounded pseudo-impedance circuit that can be used up to a high frequency range with a simple configuration without using a high gain amplifier.
以下、図面を用いて本発明を詳述する。 Hereinafter, the present invention will be explained in detail using the drawings.
第１図ａは接地型のインピーダンス素子、第１
図ｂは非接地型のインピーダンス素子を説明した
図である。本発明に係る擬似インピーダンス回路
は、第１図ｂに示したインピーダンスＺ（Ｚ＝±
Ｒ±jX）を構成せんとするものである。 Figure 1a shows a grounded impedance element,
FIG. b is a diagram illustrating a non-grounded impedance element. The pseudo-impedance circuit according to the present invention has an impedance Z (Z=±
R±jX).
第２図は本出願人が既に出願した接地型の擬似
インピーダンス回路を示す（昭和56年10月30日出
願、特願昭56−173858号）。 FIG. 2 shows a grounded type pseudo impedance circuit for which the present applicant has already applied (filed October 30, 1981, Japanese Patent Application No. 173858, 1982).
ここで端子１，１′を見込んだ入力インピーダ
ンスZinは次式で与えられる。 Here, the input impedance Zin looking into terminals 1 and 1' is given by the following equation.
Zin≒１／Ｋ・Z11・Z22−Z12・Z21／Z11・Ｔ（Ｓ）
−Z21
かくしてＴ（Ｓ）及びＺパラメータを種々選択
することにより正・負インピーダンスが実現され
ることになる。 Zin≒1/K・Z 11・Z 22 −Z 12・Z 21 /Z 11・T(S)
−Z 21 Thus, by selecting various T(S) and Z parameters, positive and negative impedances can be realized.
第３図は、第２図に示した第１帰還回路８及び
第２帰還回路１０の具体的実施列を示した回路図
である。本図において、端子ないしは第２図
に示した各端子ないしに対応する。 FIG. 3 is a circuit diagram showing a specific implementation of the first feedback circuit 8 and the second feedback circuit 10 shown in FIG. In this figure, the terminals correspond to the terminals shown in FIG.
第４図は、本発明の一実施例による非接地型凝
似インピーダンス回路を示す。図中の破線で囲ま
れた部分２０は、第２図に示した擬似インピーダ
ンス回路と第３図に示した帰還回路とを組合せた
ものである。即ち破線部分２０の内側にある端子
１及び１′は、第２図に示した端子１及び１′に対
応している。本実施例において端子１はカツプリ
ング・コンデンサC1を介して端子Ａに接続され
ており、更にトランジスタ４（バツフア・アン
プ）のエミツタと電源側との間には帰還コンデン
サCa及び抵抗器１４，１６が新たに接続されて
いる。また端子１′はトランジスタ２２のベース
及び抵抗器２４に接続される。トランジスタ２２
のエミツタは抵抗器２６を介して接地される。前
記抵抗器２４の他端は抵抗器２８を介して接地さ
れる。トランジスタ２２のエミツタ及び抵抗器２
６の共通接続点と、抵抗器２４及び２８の共通接
続点との間には帰還コンデンサCbが接続される。
そして端子１′はカツプリング・コンデンサC2を
介して端子Ｂに接続される。ここで図示された端
子Ａ，A′及びＢ，B′は第１図ｂに示した各端子
Ａ，A′，Ｂ，B′に相当する。 FIG. 4 shows an ungrounded condensed impedance circuit according to one embodiment of the invention. A portion 20 surrounded by a broken line in the figure is a combination of the pseudo impedance circuit shown in FIG. 2 and the feedback circuit shown in FIG. 3. That is, the terminals 1 and 1' located inside the dashed line portion 20 correspond to the terminals 1 and 1' shown in FIG. In this embodiment, terminal 1 is connected to terminal A via a coupling capacitor C1 , and a feedback capacitor Ca and resistors 14 and 16 are connected between the emitter of transistor 4 (buffer amplifier) and the power supply side. is newly connected. Terminal 1' is also connected to the base of transistor 22 and resistor 24. transistor 22
The emitter of is grounded via a resistor 26. The other end of the resistor 24 is grounded via a resistor 28. Emitter of transistor 22 and resistor 2
A feedback capacitor Cb is connected between the common connection point of the resistors 24 and 28 and the common connection point of the resistors 24 and 28.
Terminal 1' is then connected to terminal B via a coupling capacitor C2 . The terminals A, A', B, B' shown here correspond to the terminals A, A', B, B' shown in FIG. 1b.
いま端子Ａ−A′間に電圧V1（交流）が印加され
ているとすると、トランジスタ４のエミツタ電位
VE1並びにカツプリング・コンデンサCaの他端側
電位Vaとの間には、交流的にほぼ
V1＝VE1＝Va
なる関係が成立する。よつて端子Ａを通過した電
流I1は全てトランジスタ６のコレクタに流入する
と考えることができる（第２図参照）。またトラ
ンジスタ２２のエミツタ電位VE2と、抵抗器２４
及び２８の共通接続点に生じる電位Vbと、端子
Ｂに生じる電位V2との間には、交流的にほぼ
V2＝VE2＝Vb
なる関係が成立する。よつて端子１′から流出し
た電流I2は全て端子Ｂへ流入することになる。 Assuming that a voltage V 1 (alternating current) is now applied between terminals A and A', the emitter potential of transistor 4 is
Between V E1 and the potential V a on the other end of the coupling capacitor C a , a relationship approximately equal to V 1 =V E1 =V a holds true in terms of alternating current. Therefore, it can be considered that all the current I 1 passing through the terminal A flows into the collector of the transistor 6 (see FIG. 2). Also, the emitter potential V E2 of the transistor 22 and the resistor 24
Between the potential V b generated at the common connection point of the terminals B and 28 and the potential V 2 generated at the terminal B, the following relationship approximately holds true in terms of alternating current: V 2 =V E2 =V b . Therefore, all of the current I 2 flowing out from terminal 1' flows into terminal B.
かくして交流的に非接地とされた擬似インピー
ダンス回路が実現される。なお交流信号帰還用コ
ンデンサCa，Cbが充分大きければ、抵抗器１４，
１６，１８，２４，２６，２８にはほとんど制約
条件がないのでDCバイアスを供給し易くなつて
いる。またトランジスタ４及び２２によつて構成
されるバツフアアンプの利得をそれぞれKa，Kb
とするとき、Ka，Kb≦１で良く、Ka，Kb１
ならば、本回路の性能をほとんど損わない。 In this way, a pseudo impedance circuit that is not grounded in terms of AC is realized. Note that if the AC signal feedback capacitors Ca and Cb are sufficiently large, the resistors 14,
16, 18, 24, 26, and 28 have almost no constraints, making it easy to supply DC bias. Also, the gains of the buffer amplifier constituted by transistors 4 and 22 are Ka and Kb, respectively.
When Ka, Kb≦1, Ka, Kb1
If so, the performance of this circuit will hardly be impaired.
最後に抵抗器１４，１６，１８，２４，２６，
２８の抵抗値を1kΩ、Ca＝Cb＝C1＝C2＝100マイ
クロＦ、Z1＝1kΩ、Z2＝シヨート、Z3＝オープ
ン、Z4＝1kΩ、Z5＝１マイクロＦとしたとき、端
子Ｂ−B′をシヨートしてＡ−A′側から見たイン
ピーダンスZAを測定し、その後Ａ−A′をシヨー
トしてＢ−B′側から見たインピーダンスZBを測
定した。その結果、ｆ≦100kHzの範囲内におい
て、ZA≒ZBを確認した。 Finally, resistors 14, 16, 18, 24, 26,
When the resistance value of 28 is 1kΩ, Ca = Cb = C 1 = C 2 = 100 microF, Z 1 = 1kΩ, Z 2 = short, Z 3 = open, Z 4 = 1kΩ, Z 5 = 1 microF. , the impedance Z A seen from the A-A' side was measured by shorting terminal B-B', and then the impedance Z B seen from the B-B' side was measured by shorting A-A'. As a result, it was confirmed that Z A ≒ Z B within the range of f≦100kHz.
第１図は非接地型インピーダンスを説明した
図、第２図は本出願人が既に出願している擬似イ
ンピーダンス回路を示したブロツク図、第３図は
第２図に示した第１帰還回路８及び第２帰還回路
１０の具体的実施例を示した回路図、第４図は本
発明の一実施例による非接地型の擬似インピーダ
ンス回路を示す。
FIG. 1 is a diagram explaining a non-grounded impedance, FIG. 2 is a block diagram showing a pseudo impedance circuit that the applicant has already applied for, and FIG. 3 is a first feedback circuit 8 shown in FIG. 2. FIG. 4 is a circuit diagram showing a specific embodiment of the second feedback circuit 10, and FIG. 4 shows a non-grounded pseudo-impedance circuit according to an embodiment of the present invention.
Claims (1)
クタが接続されているトランジスタと、前記第１
増幅器の出力と前記トランジスタのベースとの間
に接続された第１帰還回路と、一方のポートの一
端が前記トランジスタのエミツタに接続され他方
のポートの一端が前記第１増幅器の出力に接続さ
れた第２帰還回路と、を備えた回路と、 前記第１増幅器の出力を第１抵抗手段を介して
前記第２帰還回路の前記各ポートの各他端に接続
した接続点に入力が接続されている第２増幅器
と、前記第２増幅器の入力に接続された、第２抵
抗手段と第３抵抗手段とから成る直列接続回路
と、該直列接続回路の直列接続点と前記第２増幅
器の出力との間に接続され該直列接続点を前記第
２増幅器の入力と交流的に同電位にするためのコ
ンデンサ手段と、を備えた回路と、 から成る非接地型の擬似インピーダンス回路。[Claims] 1. A first amplifier, a transistor whose collector is connected to the input of the first amplifier, and a transistor whose collector is connected to the input of the first amplifier.
a first feedback circuit connected between the output of the amplifier and the base of the transistor; one end of one port connected to the emitter of the transistor and one end of the other port connected to the output of the first amplifier; a second feedback circuit; an input is connected to a connection point connecting the output of the first amplifier to each other end of each port of the second feedback circuit via a first resistance means; a series connection circuit comprising a second resistance means and a third resistance means connected to an input of the second amplifier; a series connection point of the series connection circuit and an output of the second amplifier; and capacitor means connected between the series connection point and the input of the second amplifier to bring the series connection point to the same AC potential as the input of the second amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197384A JPS5899025A (en) | 1981-12-08 | 1981-12-08 | Virtual impedance circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197384A JPS5899025A (en) | 1981-12-08 | 1981-12-08 | Virtual impedance circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899025A JPS5899025A (en) | 1983-06-13 |
| JPH0153523B2 true JPH0153523B2 (en) | 1989-11-14 |
Family
ID=16373609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197384A Granted JPS5899025A (en) | 1981-12-08 | 1981-12-08 | Virtual impedance circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899025A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109793A (en) * | 1981-12-24 | 1983-06-30 | 大阪瓦斯株式会社 | Continual flow type branch extracting method |
-
1981
- 1981-12-08 JP JP56197384A patent/JPS5899025A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109793A (en) * | 1981-12-24 | 1983-06-30 | 大阪瓦斯株式会社 | Continual flow type branch extracting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5899025A (en) | 1983-06-13 |
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