JPH0150865B2 - - Google Patents
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- JPH0150865B2 JPH0150865B2 JP55091986A JP9198680A JPH0150865B2 JP H0150865 B2 JPH0150865 B2 JP H0150865B2 JP 55091986 A JP55091986 A JP 55091986A JP 9198680 A JP9198680 A JP 9198680A JP H0150865 B2 JPH0150865 B2 JP H0150865B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は、経時的に電圧値、電流値等が変化す
る被測定入力信号のボトム−ピーク間の幅を測定
する装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an apparatus for measuring the bottom-to-peak width of an input signal to be measured whose voltage value, current value, etc. change over time.
この種ボトム−ピーク幅測定装置においては、
被測定入力信号の変化に追従する信号を作る必要
がある。従来、このような信号を作る構成とし
て、第１図に示すように比較器１、アツプダウン
カウンタ２、Ｄ／Ａコンバータ３を、閉ループを
構成するよう接続すると共に、アツプダウンカウ
ンタ２にクロツクパルスＰの発生器４を接続した
状態が採用されている。この構成において、被測
定入力信号Viの変化に対して追従性の良い信号
Vfを作ることは測定精度を向上させる上で重要
であり、そのためには、クロツクパルスＰの周波
数を上げると共に、カウンタ２の計数容量を大き
くしなければならない。ところが、カウンタ２の
計数容量を増大すると、それに伴つてＤ／Ａコン
バータ３も大容量で高価なものが必要となり、そ
の結果、装置の大幅なコストアツプが避けられな
いものである。 In this type of bottom-peak width measuring device,
It is necessary to create a signal that follows changes in the input signal under test. Conventionally, as shown in FIG. 1, a comparator 1, an up-down counter 2, and a D/A converter 3 are connected to form a closed loop, and a clock pulse P is applied to the up-down counter 2 to generate such a signal. A state in which the generator 4 is connected is adopted. In this configuration, a signal with good followability to changes in the input signal under test Vi
Creating V f is important for improving measurement accuracy, and for this purpose, it is necessary to increase the frequency of the clock pulse P and the counting capacity of the counter 2. However, when the counting capacity of the counter 2 is increased, the D/A converter 3 is also required to have a large capacity and is expensive, and as a result, a significant increase in the cost of the device is unavoidable.
また、この従来装置においては、ボトム−ピー
ク幅を求めるのに、先ず或る設定区間で最小値を
測定し、次に他の設定区間で最大値を測定し、こ
の両者を減算処理して求めるという間接的な方法
を採つており、そのため第１図に示した構成の他
に別途最小値、最大値を求め、演算処理する回路
を設けている。しかるにこの場合最大値回路の特
性と最小値回路の特性とが一致していれば問題は
ないが、一致していないことが多く、そのために
測定誤差を生じ高精度な測定が行なえないという
欠点をもつものである。 Additionally, in this conventional device, to find the bottom-to-peak width, first the minimum value is measured in a certain set interval, then the maximum value is measured in another set interval, and the two are subtracted to find it. Therefore, in addition to the configuration shown in FIG. 1, a circuit for separately determining the minimum value and maximum value and performing arithmetic processing is provided. However, in this case, there would be no problem if the characteristics of the maximum value circuit and the characteristics of the minimum value circuit matched, but they often do not, resulting in measurement errors and the disadvantage of not being able to perform highly accurate measurements. It is something that we have.
そこで本発明は、Ｄ／Ａコンバータを用いない
安価な、それでいて被測定入力信号に対する追従
性が良好であり、かつ誤差少なく高精度にボトム
−ピーク幅を測定することのできる新規有用なボ
トム−ピーク幅測定装置を提供しようとするもの
である。 Therefore, the present invention provides a novel and useful bottom-peak method that does not use a D/A converter, is inexpensive, has good followability to the input signal under test, and is capable of measuring the bottom-peak width with high accuracy and little error. It is an object of the present invention to provide a width measuring device.
次に本発明の一実施例を第２，３図に基づいて
説明する。第２図において、１１はオペアンプを
主体とする積分器、１２はこの積分器出力Vaと
被測定入力信号Viとが加えられる比較器、１３
は正極性の一定電荷パルス＋Ｐと負極性の一定電
荷パルス−Ｐを発するパルス発生器、１４，１５
は前記積分器出力Vaを被測定入力信号Viに追従
させるため、比較器出力Vbに基づいて所定の極
性のパルス＋Ｐ又は−Ｐを前記積分器１１に加え
る手段で、この実施例ではアンドゲート１４ａ，
１５ａとダイオード１４ｂ，１５ｂとを用いてい
る。一方のダイオード１４ｂは比較器出力Vbが
正（Vi＞Va）のとき導通し、その出力をアンド
ゲート１４ａに加えてゲートを開く動作をし、他
方のダイオード１５ｂは比較器出力Vbが負（Vi
＜Va）のとき導通し、その出力をアンドゲート
１５ａに加えてゲートを開く動作をする。ここ
で、負極性の電荷パルス−Ｐはそれが積分器１１
に加えられることにより積分器出力Vaを高める
し、逆に正極性の電荷パルス＋Ｐは積分器出力
Vaを低めるものであるから、前記ダイオード１
４ｂ，１５ｂの導通動作、及びそれに伴なうアン
ドゲート１４ａ，１５ａの開閉動作によつて、積
分器出力Vaは被測定入力信号Viに追従するので
ある。そして、この追従性は電荷パルス±Ｐの周
波数を高め、かつ１パルスの電荷量（１パルスの
面積に相当する）を小さくすれば、いくらでも向
上させることができる。 Next, one embodiment of the present invention will be described based on FIGS. 2 and 3. In FIG. 2, 11 is an integrator mainly composed of an operational amplifier, 12 is a comparator to which the integrator output Va and the input signal under test Vi are added, and 13
are pulse generators that emit a positive constant charge pulse +P and a negative constant charge pulse -P; 14, 15;
is a means for applying a pulse +P or -P of a predetermined polarity to the integrator 11 based on the comparator output Vb in order to make the integrator output Va follow the input signal to be measured Vi; in this embodiment, the AND gate 14a ，
15a and diodes 14b and 15b are used. One diode 14b conducts when the comparator output Vb is positive (Vi>Va) and applies its output to the AND gate 14a to open the gate, and the other diode 15b conducts when the comparator output Vb is negative (Vi>Va).
<Va), it becomes conductive and its output is applied to the AND gate 15a to open the gate. Here, the negative polarity charge pulse -P is connected to the integrator 11
The positive charge pulse +P increases the integrator output Va.
Since it lowers Va, the diode 1
The integrator output Va follows the input signal to be measured Vi by the conduction operation of 4b and 15b and the accompanying opening/closing operation of AND gates 14a and 15a. This followability can be improved as much as possible by increasing the frequency of the charge pulses ±P and reducing the amount of charge per pulse (corresponding to the area of one pulse).
次に１６，１７はゲート手段で、ゲート信号と
して外部からボトム検出区間を指定する信号、ピ
ーク検出区間を指定する信号が加えられると共
に、前者の信号にて指定されたボトム検出区間に
おいては、積分器出力Vaを高める負極性電荷パ
ルス−Ｐの供給を停止し、他方後者の信号にて指
定されたピーク検出区間においては積分器出力
Vaを低める正極性電荷パルス＋Ｐの供給を停止
するという動作を行なう。この実施例では、ゲー
ト手段としてアンドゲートを用い、それを前記手
段のダイオード１４ｂ，１５ｂとアンドゲート１
４ａ，１４ｂの間に挿入し、ボトム−ピーク検出
区間に応じてアンドゲート１４ａ，１５ａを開閉
することによつて間接的に電荷パルス＋Ｐ又は−
Ｐの供給を停止するようにしている。１８はボト
ム検出後ピーク検出区間において積分器１１に加
えられる電荷パルス数を計数するカウンタで、こ
の実施例ではカウンタ１８の入力側にスイツチ
SW1を挿入し、このスイツチSW1を前記ゲート手
段１７に加えられるピーク検出区間指定用信号と
同期してオンするように構成している。また、図
中SW2は積分器１１をクリヤーするスイツチ、
SW3はアンドゲート１４ａを強制的にゲート開す
るスイツチで、前記ピーク検出区間終了後、積分
器１１がSW2のオンによつてクリヤーされて後に
オンするように構成されている。SW4は前記スイ
ツチSW3より若干遅れてオンするスイツチで、前
記スイツチSW3のオンにより積分器１１に積分さ
れた最終値をホールド回路１９に転送する。 Next, reference numerals 16 and 17 are gate means, to which a signal specifying the bottom detection section and a signal specifying the peak detection section are added from the outside as gate signals, and in the bottom detection section specified by the former signal, the integral The supply of the negative charge pulse -P that increases the integrator output Va is stopped, while the integrator output is increased during the peak detection period specified by the latter signal.
The operation of stopping the supply of the positive charge pulse +P that lowers Va is performed. In this embodiment, an AND gate is used as the gate means, and it is connected to the diodes 14b, 15b of said means and the AND gate 1.
4a and 14b, and indirectly generates a charge pulse +P or - by opening and closing AND gates 14a and 15a according to the bottom-peak detection section.
The supply of P is stopped. 18 is a counter that counts the number of charge pulses applied to the integrator 11 in the peak detection period after bottom detection; in this embodiment, a switch is connected to the input side of the counter 18.
SW 1 is inserted, and the switch SW 1 is configured to be turned on in synchronization with the peak detection section designation signal applied to the gate means 17. In addition, SW 2 in the figure is a switch that clears the integrator 11.
SW3 is a switch for forcibly opening the AND gate 14a, and is configured to be turned on after the integrator 11 is cleared by turning on SW2 after the end of the peak detection period. SW 4 is a switch that turns on a little later than the switch SW 3 and transfers the final value integrated by the integrator 11 to the hold circuit 19 when the switch SW 3 is turned on.
この構成において、被測定入力信号Viのボト
ム−ピーク幅を測定する動作を説明する。今、ボ
トム検出区間を指定する信号がゲート手段１６に
加えられると、積分器１１への負極性の電荷パル
ス−Ｐの供給が停止される。すると、第３図中の
Ａ区間（ボトム検出区間）に示されるように積分
器出力Vaは被測定入力信号Viが低下する方向に
変化する場合は追従するものの、被測定入力信号
Viが増大する方向に変化する場合は追従しない。
このため、この区間Ａの終了時における積分器出
力Vaは、この区間Ａにおける被測定入力信号Vi
の最小値VLを保持する。 In this configuration, the operation of measuring the bottom-to-peak width of the input signal to be measured Vi will be described. Now, when a signal specifying the bottom detection period is applied to the gate means 16, the supply of the negative charge pulse -P to the integrator 11 is stopped. Then, as shown in section A (bottom detection section) in Figure 3, the integrator output Va follows the input signal under test Vi when it changes in the decreasing direction;
If Vi changes in the increasing direction, it will not follow.
Therefore, the integrator output Va at the end of this section A is the input signal under measurement Vi in this section A.
The minimum value of VL is maintained.
一方、ピーク検出区間を指定する信号がゲート
手段１７に加えられると、正極性電荷パルス＋Ｐ
の供給が停止される。すると、前記とは逆に第３
図中のＢ区間（ピーク検出区間）に示されるよう
に積分器出力Vaは被測定入力信号Viが増大する
方向に変化する場合のみ追従する。従つて、その
区間Ｂ終了直前の積分器出力Vaは、その区間Ｂ
における被測定入力信号Viの最大値VHを保持す
る。また、このピーク検出区間Ｂにおいてはゲー
ト手段１７に加えられる区間指定信号に同期して
スイツチSW1がオンしているので、カウンタ１８
がこの区間Ｂにおいて積分器に加えられる電荷パ
ルス−Ｐの数を計数している。 On the other hand, when a signal specifying a peak detection section is applied to the gate means 17, a positive charge pulse +P
supply will be stopped. Then, contrary to the above, the third
As shown in section B (peak detection section) in the figure, the integrator output Va follows only when the input signal under measurement Vi changes in an increasing direction. Therefore, the integrator output Va immediately before the end of that section B is
The maximum value VH of the input signal under test Vi at . Furthermore, in this peak detection section B, the switch SW 1 is turned on in synchronization with the section designation signal applied to the gate means 17, so that the counter 18
is counting the number of charge pulses -P applied to the integrator in this interval B.
次にピーク検出区間Ｂを終了するとSW2がオン
して積分器１１をクリヤーし、続いてSW3がオン
して、アンドゲート１５ａを強制的に開くため、
ピーク検出区間Ｂで使用された負極性の電荷パル
ス−Ｐがカウンタ１８に計数された数だけ積分器
１１に送られ、積分される。ところで、この積分
器１１にて積分された最終積分値が意味するもの
は、ピーク検出区間Ｂにおいて、カウンタ１８に
カウントされたパルス数の負極性電荷パルス−Ｐ
の積分値であり、この値はボトム検出区間Ａにお
いて積分器１１に保持されて最小値VLとピーク
検出区間Ｂにおいて積分器１１に保持された最大
値VAの差つまり求めようとする被測定入力信号
Viのボトム−ピーク幅に該当する。従つて、ス
イツチSW4をオンし、この最終積分値をホールド
回路１９に転送することにより、被測定入力信号
Viのボトム−ピーク幅をホールドさせ、また出
力として取出すことができるのである。 Next, when peak detection section B ends, SW 2 is turned on to clear the integrator 11, and then SW 3 is turned on to forcibly open the AND gate 15a.
The number of negative charge pulses -P used in the peak detection period B are sent to the integrator 11 in the number counted by the counter 18 and are integrated. By the way, what the final integrated value integrated by this integrator 11 means is the negative polarity charge pulse -P of the number of pulses counted by the counter 18 in the peak detection period B.
This value is the difference between the minimum value VL held in the integrator 11 in the bottom detection period A and the maximum value VA held in the integrator 11 in the peak detection period B, that is, the input to be measured. signal
Corresponds to the bottom-to-peak width of Vi. Therefore, by turning on switch SW 4 and transferring this final integrated value to the hold circuit 19, the input signal under measurement is
The bottom-to-peak width of Vi can be held and taken out as output.
尚、上記構成では、先ずボトム検出を行ない、
次いでピーク検出を行なうという順序でボトム−
ピーク幅を測定しているが、それとは逆の順序、
即ちピーク検出を行なつて後、ボトム検出を行な
うという順序で測定することができる。その場
合、カウントされるパルスが正極性電荷パルス＋
Ｐであるから、カウンタ１８の計数値に基いてパ
ルスを積分器に加える場合も、同じ正極性電荷パ
ルス＋Ｐを用いる必要がある。また、積分器１１
をクリヤーするのに、コンデンサＣに並列にスイ
ツチSW2を設けたが、この構成の他に例えば、比
較器１２の被測定入力信号の加えられる端子とア
ース間にスイツチを設けた構成を採用することが
できる。 In addition, in the above configuration, bottom detection is first performed,
Next, the bottom - peak detection is performed.
I am measuring the peak width, but in the opposite order,
That is, measurement can be performed in the order of peak detection and then bottom detection. In that case, the counted pulse is a positive charge pulse +
Therefore, when applying a pulse to the integrator based on the count value of the counter 18, it is necessary to use the same positive charge pulse +P. Also, the integrator 11
To clear this, a switch SW 2 is provided in parallel with the capacitor C, but in addition to this configuration, for example, a configuration in which a switch is provided between the terminal to which the input signal to be measured of the comparator 12 is applied and the ground can be adopted. be able to.
本発明に係るボトム−ピーク幅測定装置は以上
説明した如く構成したため、次のような諸効果を
奏する。 Since the bottom-peak width measuring device according to the present invention is configured as described above, it has the following effects.
積分器出力を被測定入力信号に追随させるの
に、比較器と正負両極性の一定電荷パルスを発
生するパルス発生器と積分器を閉ループに接続
するという回路構成を採つているので、Ｄ／Ａ
コンバータが不要となり、装置価格の低廉化が
図れる。また、追従性も１パルスの電荷量を少
なくして、パルス周波数を上げることによつて
良好なものとすることができる。 In order to make the integrator output follow the input signal under test, a circuit configuration is used in which the comparator, a pulse generator that generates constant charge pulses of both positive and negative polarities, and the integrator are connected in a closed loop.
Since a converter is not required, the cost of the device can be reduced. Further, followability can also be improved by reducing the amount of charge per pulse and increasing the pulse frequency.
ボトム−ピーク幅を求めるのに、最小値、最
大値を個別的に求め両者の差をとるという従来
の間接的な方法とは異なり、最小値と最大値の
差を測定するという直接的方法を採り、しか
も、その方法をカウンタで最小値と最大値の差
に相当するパルス数をカウントしておき、その
数だけカウント時に用いたと同じ電荷パルスを
同一の積分器に加えるという構成で実現してい
るので、測定精度が高い。即ち、換言すれば、
電荷パルス、積分器はいずれもカウンタに計数
する際及びカウンタの内容に基づいて積分する
際を通じて同一のものを使用するので、回路特
性、特に積分時定数、パルスのもつ電荷が同じ
であり、従つてそれによる誤差がなく、高精度
な測定が可能となるのである。 Unlike the conventional indirect method of finding the minimum and maximum values separately and taking the difference between them, we now use a direct method of measuring the difference between the minimum and maximum values to find the bottom-to-peak width. Moreover, this method was realized by counting the number of pulses corresponding to the difference between the minimum value and the maximum value using a counter, and applying the same number of charge pulses used during counting to the same integrator. Therefore, the measurement accuracy is high. In other words,
Since the same charge pulse and integrator are used both when counting into the counter and when integrating based on the contents of the counter, the circuit characteristics, especially the integration time constant and the charge possessed by the pulse, are the same, and the charge pulse and integrator are the same. Therefore, there are no errors caused by this, and highly accurate measurements are possible.
第１図は従来のボトム−ピーク幅測定装置を示
すブロツク図、第２図は本発明のボトム−ピーク
幅測定装置の一実施例を示すブロツク図、第３図
は第２図の動作を説明する図である。
１１……積分器、１２……比較器、１３……パ
ルス発生器、１６，１７……ゲート手段、１８…
…カウンタ、Va……積分器出力、Vb……比較器
出力、Vi……被測定入力信号、Ａ……ボトム検
出区間、Ｂ……ピーク検出区間。
Fig. 1 is a block diagram showing a conventional bottom-peak width measuring device, Fig. 2 is a block diagram showing an embodiment of the bottom-peak width measuring device of the present invention, and Fig. 3 explains the operation of Fig. 2. This is a diagram. 11... Integrator, 12... Comparator, 13... Pulse generator, 16, 17... Gate means, 18...
...Counter, Va...Integrator output, Vb...Comparator output, Vi...Input signal to be measured, A...Bottom detection section, B...Peak detection section.
Claims (1)
力とを比較する比較器と、正極性の一定電荷パル
ス及び負極性の一定電荷パルスを発生するパルス
発生器と、前記積分器出力を被測定入力信号に追
従させるべく前記比較器の出力に基づき所定の極
性の一定電荷パルスを積分器に供給する手段と、
ボトム検出区間においては積分器出力を高める極
性の電荷パルスの供給を停止し、ピーク検出区間
においては積分器出力を低める電荷パルスの供給
を停止するゲート手段と、ボトム検出後のピーク
検出区間又はピーク検出後のボトム検出区間にお
いて積分器に加わる電荷パルス数をカウントする
カウンタとを備え、前記ボトム検出とピーク検出
とを終了した後、積分器の内容をクリヤーして、
カウンタに計数されたパルス数だけ、カウント時
に使用した電荷パルスを積分器に加え、その最終
積分値から、被測定入力信号のボトム−ピーク幅
を測定するように構成してなるボトム−ピーク幅
測定装置。1 an integrator, a comparator that compares the input signal to be measured and the output of the integrator, a pulse generator that generates a constant charge pulse of positive polarity and a constant charge pulse of negative polarity, and means for supplying a constant charge pulse of a predetermined polarity to an integrator based on the output of the comparator to track the measurement input signal;
gate means for stopping the supply of a charge pulse having a polarity that increases the integrator output in the bottom detection period and stopping the supply of the charge pulse that reduces the integrator output in the peak detection period; and a peak detection period or peak after the bottom detection. and a counter that counts the number of charge pulses applied to the integrator in the bottom detection period after the detection, and after the bottom detection and peak detection are completed, the contents of the integrator are cleared,
Bottom-to-peak width measurement configured to add the charge pulses used during counting to an integrator for the number of pulses counted by the counter, and measure the bottom-to-peak width of the input signal under test from the final integrated value. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198680A JPS5717867A (en) | 1980-07-05 | 1980-07-05 | Bottom-peak width measuring device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9198680A JPS5717867A (en) | 1980-07-05 | 1980-07-05 | Bottom-peak width measuring device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717867A JPS5717867A (en) | 1982-01-29 |
| JPH0150865B2 true JPH0150865B2 (en) | 1989-10-31 |
Family
ID=14041789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198680A Granted JPS5717867A (en) | 1980-07-05 | 1980-07-05 | Bottom-peak width measuring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717867A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552630B2 (en) * | 1994-05-09 | 1996-11-13 | 秩父小野田株式会社 | Cement manufacturing method |
| JP4135953B2 (en) | 2005-12-05 | 2008-08-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Waveform measuring apparatus and measuring method thereof |
| JP4719190B2 (en) * | 2006-07-06 | 2011-07-06 | 株式会社豊田中央研究所 | Binary circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114371A (en) * | 1974-07-26 | 1976-02-04 | Shinko Tsushin Kogyo Kk | NAMIGATANOSAIDAISAISHOCHIKENSHUTSUHOSHIKI |
-
1980
- 1980-07-05 JP JP9198680A patent/JPS5717867A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114371A (en) * | 1974-07-26 | 1976-02-04 | Shinko Tsushin Kogyo Kk | NAMIGATANOSAIDAISAISHOCHIKENSHUTSUHOSHIKI |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717867A (en) | 1982-01-29 |
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