JPH01503028A - 暗号化及び解読装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 暗号化及び解読装置 本発明は暗号化されるべきビットシーケンス用の入力端子と、このビットシーケ ンスの解読化のための出力端子と、入力端子および出力端子間に接続されて暗号 化されるべきピットシーケンスとこれを暗号化するためのコードビットシーケン スの両方を受けて混合し暗号化されたピットシーケンスを発生する混合ユニット と、コードビットを発生するための暗号化されたピットシーケンスからのビット を受けるシフトレジスタと、コードピットを含みこのシフトレジスタからのビッ トでアドレスづけされるメモリとを有するコードユニットとからなる、直列伝送 される情報用の暗号化装置に関する。

本発明はまたこの暗号化装置と協動し、直列伝送される情報用に設計された解読 装置にも関しており、この解読装置は解読されるべきピットシーケンス用の入力 端子と、解読されたピットシーケンス用の出力端子と、この入力端子と出力端子 の間に接続されて解読されるべきピットシーケンスとこのピットシーケンスを解 読するためのコードビットシーケンスとを受けて混合し、解読されたピットシー ケンスを発生する混合ユニットと、コードピットを発生するための暗号化された ピットシーケンスからのビットを受けるシフトレジスタとコードピットを含みこ のシフトレジスタからのビットでアドレスづけされるメモリとを有するコードユ ニットと、から成る。

コンビ二一夕の使用、特にコンピュータ間の情報伝送は秘密保持の問題を生じさ せる。事実、データ情報を引き出すことは比較的容易であり、これは重要な情報 の悪用が生じうる。この危険を避けるために伝送される情報がしばしば暗号化さ れる。

データ通信は通常２進形式で行われ、従来の暗号化システムのほとんどにおいて 暗号化はビットレベルについてメツセージを構成する「１」と「０」のシーケン スが暗号化装置でコードビットシーケンスと混合されて行われる。メツセージを 解読するときには暗号化されたピットシーケンスがそのコードビットシーケンス と混合されてメツセージが明確に受信される。

これまでの暗号化装置ではコードピットの発生には時間がかかり、情報伝送に遅 れが生じる。これは、伝送速度を落とすか、あるいは暗号化ユニットにバッファ を入れるかしなければならないことを意味する。バッファを入れる場合には、受 信ユニットが情報受信を行えないことを示す信号を出すとき情報が失なわれない ようにする必要がある。他の問題としてはコードピットの発生の同期化である。

ある場合（例えば英国特許第１３８８０３５号明細書参照）には情報伝送が規則 的インターバルをもって中断されて暗号化および解読装置におけるコードピット が同期しているかどうかをチェックする。他の問題としてはこれら両装置がデー タ伝送の中断後に互いにリンクされるべきときに生じるものがある。

そのようなリンクは情報の損失を伴わず、コードピットの発生指針を与える情報 を伝送することなく高速且っ容易に行われねばならない。

上記の諸問題は、この同期化とリンクの問題を解決するには多数の複雑な回路が 必要であるため、暗号化装置を非常に高価なものとすることになる。更に、従来 の装置は高速伝送の必要のあるシステムには使用することが出来ない。

並列伝送については、上記の同期化とリンクの問題は米国特許第４４３１８６５ 号明細書に示される暗号化装置により解決されている。この装置は暗号化される べき並列伝送されたワードをコードワードと混合して暗号化ワードを得るように した論理ユニットを有している。これらコードワードはこの論理ユニットの出力 信号、すなわち暗号化ワードを、並−直コンバータ、シフトレジスタおよび選択 回路からなるアドレス回路に供給することにより発生される。この選択回路はレ ジスタ内のビットのいくつか、あるいはすべてを選んで、論理ユニットに供給さ れたコードワードを含むメモリの番地づけを行う。

この装置は更にコンピュータを含み、このコンピュータがメモリにコードワード を送ると共にその動作中レジスタと選択回路とを切離すように作用する。この暗 号化装置に対応する解読装置は、コード化されたワードが論理ユニット内でコー ドワードに混合されて解読された情報を得るという点を除き同様に設計されてい る。

上記のように、この装置は並列情報伝送について用いるものであり、予め変更を 行わない限り直列情報伝送に用いることは出来ない。更に、この装置はテレック スシステム等からの情報を暗号化するようになっている。従って伝送された情報 を、この種のサービスに対する加入料を支払わせるためではなく商業的及び／又 は不法な使用のために情報を用いようとする、権利者以外の人から保護するよう には設計されていない。伝送された情報を解読のために管理する者は誰でもいず れの秘密情報にもアクセスすることは出来ず私的な目的に使用出来る情報にのみ アクセスしうる。この観点において、この装置はコンピュータ間の情報、特に伝 送後、長時間にわたり秘密とされるべきであって直後の解読の許されないような 情報の伝送に用いるための暗号化装置に与えられていなくてはならない高度の秘 密保持を満足するようには考案されていない。この装置に固有のこの問題は実際 にはコード化されるべき個々のワードがメモリに対する１つのアドレスのみが発 生されることおよびこのアドレスの全ワードがコード化のために用いられること である。もし同じ情報シーケンスがくり返し伝送されるとすればコード化が同じ ように行われ、権利のない者による解読が著しく容易となるという危険が生じる 。更に、もし解読装置が盗難に遇えば以前に引き出された情報がその装置により 極めて簡単に解読されてしまう。

それ数本発明の目的は、伝送中および伝送後に秘密情報を暗号化するためのシス テムにある高度の秘密保持要求に合致し、従来のそのようなシステムより安価で あり、伝送度を著しく制限したりすることのない、しかも同期化とリンクの問題 のない直列情報伝送用の暗号化及び解読システムを提供することである。

本発明によればこの目的は前記した形式の暗号化装置であって、暗号化されるべ きビットシーケンス内の１つのビットが１つのコードビットと混合されるべきか どうかを選択する第１手段を特徴とする装置により、そして前記した形式の解読 装置であって解読されるべきビットシーケンス中の１つのビットが１つのコード ピットと混合されるべきかどうかを選択する第１手段を設けたことを特徴とする 解読装置により達成される。

本発明の好適な実施例においては、これら装置は暗号化されたピットシーケンス 内のどのビットがメモリへのアドレスとして使用されるべきかを選択する手段を 有する。これらの手段は、ピットシーケンス中の１つのビットが１つのコードピ ットと混合されるべきかどうかを選択する手段と同様に、プログラマブルユニッ トにより制御することが出来る。

上記の暗号化及び解読システムは外部による引き出し、あるいは解読に対し安全 な保護を行うものである。暗号化された形または平文でのメツセージにアクセス する者はメモリの内容をマツプ化すること、及び引き出された情報の解読のため の以後のその使用が出来ないようにするために、他の実施例におけるこの暗号化 及び解読システムは、第１コードユニツトに接続するための入力端子を有すると 共にシフトレジスタとコードピットを含み、このシフトレジスタからのビットで 番地づけされるメモリとからなり、ビットシーケンスを暗号化するためのコード ビットシーケンスを構成する出力を出す別のコードユニットを有する。この別の コードユニットを用いるときに暗号化された形および平文でのメツセージにアク セスしようとする者は、これらコードユニットのメモリの内容をマツプすること が出来なくなる。

しかしながらメモリの特定の内容をつくる代りに２つのメモリに代えて１つの大 きいメモリを決定することが出来るべきである。この問題を解決する一つの方法 は、メモリがそれら特定のアドレスを有するのに必要なビット数を増加させるこ とである。更に他の実施例では本発明はこのために２つのコードユニット間に配 置され、そして第１コードユニツトに接続するための入力端子を有するシフトレ ジスタと、ＥＸＯＲ（排他的論理和）ゲートとを有する。このゲートの入力端子 はこのシフトレジスタからビットを受け、その出力端子は第２コードユニツトの シフトレジスタに接続する。このように代りのメモリへのアドレスの数を増加さ せることが出来、かくして合理的な時間内にそれをマツプすることが出来ない程 大きくなる。

本発明により解決される他の問題は伝送後、長時間秘密としておかねばならない 情報に関するものである。これまでの装置では資格のない者が情報の伝送を引き 出して、その情報を解読するために、その後に解読装置を盗むことがありうると いう危険がある。これを防ぐために本発明の更に他の実施例では２つのコードユ ニット間にシフトレジスタを配置しており、このシフトレジスタの入力端子が第 １のコードユニットに接続される。更にこのシフトレジスタからのビットでアド レスづけされる読取−書込みメモリが設けられており、その出力端子が第２コー ドユニツトに接続される。この装置は更にコンピュータを含み、このコンビ二一 夕は予定のアルゴリズムに従ってコードピットを発生すると共に、発生されたコ ードピットを規則的なインターバルをもって上記メモリに書込むようになってい る。このアルゴリズムが時間的にさかのぼって数学的にトレースし得ないコード を発生するような形式のものであれば、解読装置により予め引き出した情報を解 読することは不可能になる。伝送後に秘密にしなければならない情報についての 安全保護要件がこのようにして満足される。

本発明によるシステムは従来装置に固有のこれらの問題を解決する。従ってバッ ファあるいは制御、チェックおよび同期化信号の処理のための特別な回路は不要 となり、このシステムは少数の標準的な回路で構成することが出来るのであり、 これにより他のシステムと比較して本システムは著しく安価にしうるちのである 。

次に図面に基づき本発明をいくつかの実施例により説明する。第１図は本発明に よる暗号化装置のブロック図である。第２図は第１図の暗号化装置に対応する解 読装置のブロック図である。第３図は２つのコードユニットを有する暗号化装置 の一実施例のブロック図である。第４図はコードユニット間にシフトレジスタと ＥＸＯＲゲートを有する暗号化装置の一実施例のブロック図である。

第５図は２つのコードユニット間にシフトレジスタとプログラマブルメモリを有 する暗号化装置の一実施例のブロック図である。第６図は２つのコードユニット 間にコード処理システムを有する暗号化装置の一実施例のブロック図である。

第１図において、暗号化装置は送信側における送信ユニットと受信ユニットとの 間のデータリンクに接続される。この暗号化装置は主として送信ユニットからの 平文の情報を受ける入力端子１と、暗号化された情報用の出力端子２と、ＥＸＯ Ｒゲートからなる混合ユニット３と、コードビットシーケンスとしてコードビッ トを発生するコードユニット４と、後述するように本装置内の特定の選択を制御 する手段６．　７．８と、からなっている。混合ユニット３の出力端子に接続さ れる入力端子を有するコードユニット４は１６ビツトシフトレジスタ９と、バイ ト構成のＲＯＭまたはＥＰＲＯＭであるメモリ５と、マルチプレクサ１０と、か ら成る。シフトレジスタ９の上位１３ビツトはメモリ５のアドレス入力端子に接 続され、下位３ビツトはマルチプレクサ１０のアドレス入力端子に接続される。

メモリ５の出力端子はマルチプレクサ１０のデータ入力端子に接続される。上述 のように、特定の選択がこの暗号化装置で行われる。これら選択は入来データビ ットが暗号化されるべきかどうか、及び暗号化されたビットがシフトレジスタ９ に入れられるべきかどうかについてのものである。これら選択はプログラマブル な制御ユニット８により制御される。そのプログラムは暗号化を通じて１ワード （１ワード−１バイト）に従い、次のワードの始まりで再び開始される。ワード 内の各ビットについて１つの信号が、ＡＮＤゲートで構成しうる手段７の１つの 入力端子に供給されてそのビットが暗号化されるべきかどうかを決定し、他の信 号が、ＡＮＤゲートで構成しつる手段６の１つの入力端子に供給されて暗号化さ れたビットがレジスタに入れられるべきかどうかを決定する。ゲート７はその他 方の入力端子にマルチプレクサ１０からのコードピットを受け、その出力端子は 混合ユニット３に接続される。ゲート６の出力端子はレジスタ９のイネーブル入 力端子に接続する。

第２図の解読装置は、暗号化装置が接続するデータリンクの他端で、受信ユニッ トの前段に接続される。解読装置の入力端子１１には暗号化装置からの暗号化さ れたデータが入り、その出力端子１２から解読されたデータが受信ユニットに送 られる。解読装置は、シフトレジスタ１９が入力端子１１に接続される点を除き 暗号化装置と同様に構成される。その他の点については、これら２つの装置は同 じ要素からなり同じ情報を（メモリおよび制御ユニット内に）含んでおり、それ 故、解読装置については詳細説明を省略する。

以下に暗号化システムの機能をコードピットの発生から説明する。この暗号化シ ステムが動作するとき、シフトレジスタ９には混合ユニット３の出力端子から暗 号化されたビットが入る。メモリ５内のメモリセルがこのレジスタ内の上位１３ ビツトで番地づけされる。メモリセルの内容はマルチプレクサ１０のデータ入力 端子に加えられ、このマルチプレクサ１０がレジスタ９内の下位３ビツトにより 番地づけされたメモリワード内の８つのビットの内のどれがコードピットを構成 すべきかを決定すコードピットのこの発生方法は、「０」のみでメモリとマルチ プレクサへのアドレスを形成しうるから任意のコードピットが混合ユニット３の 出力端子からシフトレジスタ９に入ってしまう前に機能するものである。このよ うにこの暗号化システムのスタート時には特別の開始ルーチンは必要がない。

暗号化されるべきビットシーケンス内の１つのビットが混合ユニット３の入力端 子に出ると、制御ユニット８がゲート７に、マルチプレクサ１０の出力端子のコ ードピットが混合ユニット３の入力端子に与えられて問題のビットと混合される べきかどうか、あるいはこのビットが暗号化されずに混合ユニットを通過すべき かどうかを示す信号を与える。暗号化または非暗号化のこの選択は、このシステ ムを更に信頼性の高いものにし、そして更に暗号化せずにビットを通過させるた めにそれをスタートしストップさせる可能性を与えるものである。

またこの制御ユニット８はゲート６に、問題のビットがレジスタ９に入れられる べきかどうか、あるいはそれが混合ユニット３を通った後にすべきかどうかを示 す信号を出す。ビットがレジスタに入れられるのであれば、メモリ５およびマル チプレクサ１０のアドレスは変更され、そして新しいコードピットが得られる。

場合によっては混合ユニット３からのビットをレジスタ９に入れない方が都合の よいことがある。例えば非暗号化されずに通るとき常に同一に見えるビットのス タートとストップの場合がそれに当る。もちろん、この選択もシステムの安全性 を高めるものである。

解読装置は同様に動作する。制御ユニット１８におけると同じプログラムを用い るから同じビットがレジスタ１９に入れられ、同じメモリセルが暗号化装置のメ モリ５と同一の内容をもつメモリ１５に番地づけされ、同じコードピットが発生 され、そして同じビットが混合ユニット１３を暗号化されずに通過することにな る。このように、暗号化されたビットは暗号化装置で混合されたと同じコードピ ットと混合されるのであり、そして混合ユニットはＥＸＯＲゲートからなるため 元のメツセージがその出力に平文で回復される。

一般的な中断をデータリンクに生じさせるべきであれば、その中断中に出力され るデータのみが失われることになる。この接続が再びつくられると、レジスタ９ ゜１９の内容は全く異なったものとなりうるが、２つのレジスタには同じ情報が 与えられるから、これら装置は直ちに同期化されることになる。この同期化の生 じる時間は制御ユニット内のプログラムとシフトレジスタの長さによりきまる。

この実施例ではせいぜい３ワード（１ワード−１バイト）である。

上述の暗号化装置は非常に高速であり、２Ｍボーまでの速度での通信を可能にす る。暗号化装置での遅れは最少である。Ｔを１つのデータビットが活性である時 間とすれば、１つのデータビットは混合ユニットを暗号化された形でＴ／２後に 出ることになる。この短い遅延はＲ５−２３２ボートでの結合ラインが暗号化装 置内で処理される必要がなくそれを通じて未処理のまま直接に送るだけでよいこ とを意味する。

この暗号化装置の構成は、このように単純であるが、これがどのように動作する かを正確に知っている者からも完全に保護される。暗号化動作の結果は暗号化さ れるメツセージと、メモリ５の内容と、制御ユニット８内のプログラムとにより 決まる。従ってメツセージの解読のためにはメモリの内容と制御ユニット内のプ ログラムにアクセスすることが必要である。メモリ及び／又は制御ユニットの内 容が知られているというわずかな疑いがあったとしても、メモリ及び／又は制御 ユニット内のプログラムは極めて容易に変更出来る。またこの制御ユニットはそ れに関連した押ボタン群により交互に接続される数種のプログラムを記憶出来る 。

第３図は平文及び暗号化された形でのメツセージにアクセスする者による式「ク リアーＥＸＯＲ暗号化テキストーコード」を用いてのメモリの内容の引き出しを 防止するための暗号化装置の一実施例を示す。第３図において、第１図のものと 同じ要素は同一の参照符号で示しである。これらユニットは第１図の装置と同様 に動作するから、ここでは説明を省略する。これら要素に加えて、この装置は第 ２のコードユニット４′を有し、このユニットの入力端子は第１コードユニツト ４の出力端子に接続している。このコードユニット４′はユニット４と同様であ り、１６ビツトシフトレジスタ９′　と、バイト構成のＲＯＭまたはＥＦＲＯＭ でよいメモリ５′とマルチプレクサ１０′からなる。この実施例において、コー ドユニット４で発生されたコードビットはシフトレジスタ９′に加えられ、その 上位１３ビツトがメモリ５′の番地づけに用いられ、下位３ビツトが、メモリ５ ′内に番地づけされたワード内のどのビットがコードピットを構成するかを選択 するための入力信号としてマルチプレクサ１０′に与えられる。この実施例では 、第１コードユニツトのメモリユニット９のアドレスと第２コードユニツトのメ モリ５′からのコードは読取不可能な形で互いに関係づけられており、従ってメ モリ５と５′の内容のマツピングはシステムへの入力信号またはそこからの出力 信号の引き出しによっては不可能となる。この暗号化装置に対応する解読装置は 対応して設計されており、従ってここではその説明を省略する。

第４図において、第３図の装置にシフトレジスタ４０とＥＸＯＲゲート４１が付 加されている。シフトレジスタ４０はその入力端子にコードユニット４により発 生されるコードピットを受ける。シフトレジスタ４０内の第１ビツトおよび最終 ビットはＥＸＯＲゲート４１の入力信号として用いられており、このゲートの出 力端子は第２コードユニツト４′のシフトレジスタ９′に接続される。これら２ つの要素を組込むことにより、メモリ５と５′に対する交換メモリをつくるため にマツピングされなければならないアドレスの数が著しく減少する。シフトレジ スタ４０とシフトレジスタ９，９′の長さが１６ビツトであれば、必要とされる アドレス数は２．８１×１０１４となる。シフトレジスタ４０とＥＸＯＲゲート ４１を用いると、２つのメモリに対する代替メモリを合理的な時間内に作ること は不可能である。更にこのシステムが正しく用いられるときには周期的な出力デ ータが周期的な入力データに関連した暗号文として生じる危険性はシフトレジス タ４０によるレジスタ長さの増大のために平文では解消される。対応する解読装 置（図示せず）はシフトレジスタとＥＸＯＲゲートを含み、これらは同様に接続 される。

第５図は第４図の装置の変形例であり、ＥＸＯＲゲート４１を読取−書込メモリ ４２で置換えており、このメモリはシフトレジスタ４０の内容で番地づけされる のであって、その出力端子は第２コードユニツト４′のシフトレジスタ９′に接 続する。メモリ４２の内容はキーボード４３からの新しいコードをプログラムす ることにより交換可能である。メモリ４２の目的は、伝送されて暗号化された情 報が後に解読されないようにすることであり、これは伝送された情報を引き出し た者が後に解読装置を許可なく使用する場合に有効である。メツセージを解読す るためには、従って暗号化中メモリ４２にあるコードにアクセスする必要があり 、そしてこのコードが規則的に変えられるとすれば、以降の解読は不可能になる 。

必要なことは、メモリが含むすべてのコードを試みても以降の解読が出来ないよ うにメモリの含むコードの量を充分なものとすることである。他の実施例におけ るように解読装置（図示せず）はそれに対応して設計される。

第６図は第５図の暗号化装置の変形例であり、メモリ４２に与えられるコードの 処理と解読装置への伝送およびこのようにコードを規則的なインターバルをもっ て与えるのに必要な努力に関連した実用上の問題を解決するものである。第６図 の装置はシフトレジスタ４０とメモリ４２に加えてコンピュータ４３を含み、そ の入力端子はライン５１により混合ユニット３の出力端子に接続し、アドレス出 力端子はアドレスバス４４によりメモリ４２に接続し、入／出力端子はデータラ イン４５によりメモリ４２に接続し、制御信号出力端子はライン４６を介してメ モリ４２に読取−書込信号を送る。この装置は更にバッファ４７を有し、このバ ッファはシフトレジスタ４０に接続し、その内容を一時的に記憶すると共に、ア ドレスバス４４に接続しうる３状態出力端子を有する。

最後に、本装置はクロック４８を有し、このクロックは不揮発性メモリと揮発性 メモリを有するワンチップ形コンピュータでよいコンピュータ４３からプログラ ム可能である。このコンピュータのメモリは一つのアルゴリズムを含み、それが ソフトウェアとして記憶し、それによりコンピュータがメモリ４２用の新しいコ ードを発生する。このコードは異なった時間中に発生され、そして現在の時間の 長さは前の時間中に発生されるコードにより決まるのであり、このクロック４８ は一つの時間内の終了時を確立するために用いられる。一つの時間中に発生され たコードが最終的に発生されると、それがバッファに一時的に記憶されてメモリ ４２への伝送を待機する。

コンピュータ４３は混合ユニット３からの出力信号を分析することにより伝送用 の適当な時点を確立する。予定の事象が生じる、例えば出力端子に信号がなくな ると、バッファに一時的に記憶されたコードがメモリに伝送される。このとき、 このコンピュータはバッファ４７の出力端子をライン５０上の制御信号によりア ドレスバスから切離し、ライン４６に書込信号を出し、そして発生されたコード がデータライン４５によりメモリ４２に伝送出来るようにアドレスバス４４を介 してメモリを番地づけする。

この暗号化装置の１実施例に対応する解読装置（図示せず）はシフトレジスタ、 バッファ、コンピュータ、メモリ等で対応的に設計される。この解読装置におけ るコンピュータは暗号化装置のコンピュータ４３により用いられたと同じアルゴ リズムによりそのメモリに新しいコードを発生する。この解読装置のコンピュー タは更にメモリへの新しいコードの伝送が行われるべきときを決定するためにコ ンピュータ４３と同一の目安を用いる。このように２つのメモリの内容は常に同 一である。

また、以前引き出された情報の解読防止用のコードは数学的には時間的にさかの ぼってトレースしえないように発生されなければならないことは重要である。当 業者にとってこの種のアルゴリズムは周知であり、それ故ここでは詳述しない。

前述のように、このコード発生方法の主たる利点は、情報が伝送後であっても秘 密に保持しうろこと、装置間のコード伝送が不要であること、コードの発生が暗 号化装置と解読装置の間の伝送ライン上の情報によるのではなく、両装置におい て周期的に生じること、である。

新しいコードを最終的に発生する時を決定することに加えて、クロック４８は同 期化のためにも用いられる。

同期化はある予定の事象、例えばあるビットパターンあるいは情報伝送における 中断が両装置におけるクロックについての時間基準として用いられるように行わ れる。

そのような予定の事象が生じると、このクロックは一つの既知の状態にセットさ れる。この同期化方法の利点は、両装置に共通の情報が使用されて同期化を非常 に正確なものにするということである。

多くの変更および変形がもちろん請求範囲をはずれることなく本発明において実 行可能であり、以上の説明はそれ数本発明を制限することのない例としてのみ考 慮されるべきである。例えば、２個以上のコードユニットを直列に接続し、隣接 するコードユニット対間に第４〜６図の要素を設けることが出来る。

Ｆｉｑ、１ 閑＠調査報告

Claims (1)

1. 【特許請求の範囲】 １．暗号化されるべきビットシーケンス用入力端子（１）と、暗号化されたビッ トシーケンス用出力端子（２）と、入力端子（１）と出力端子（２）の間に接続 され、上記暗号化されるべきビットシーケンスとこのビットシーケンスを暗号化 するためのコードビットシーケンスとを受けて混合し暗号化されたビットシーケ ンスを発生する混合ユニット（３）と、コードビットを発生するために暗号化さ れたビットシーケンスからのビットをシフトするシフトレジスタ（９）とコード ビットを含み上記シフトレジスタ（９）からのビットで番地づけされるメモリ（ ５）とを有するコードユニット（４）とを備えた、直列伝送される情報用の暗号 化装置において、暗号化されるべきビットシーケンス内の１つのビットが１つの コードビットと混合されるべきかどうかを選択する第１手段（７）を設けたこと を特徴とする、直列伝送される情報用の暗号化装置。 ２．前記暗号化されたビットシーケンス内のビットがシフトレジスタ（９）でシ フトされるべきかどうかを決定するための第２手段（６）を設けたことを特徴と する請求項１記載の暗号化装置。 ３．前記第１手段（７）と前記第２手段（６）を制御するためのプログラマブル 制御ユニット（８）を設けたことを特徴とする請求項２記載の暗号化装置。 ４．前記コードユニット（４）は番地づけされたメモリワード内のどのビットが コードビットを構成するべきかを選択するために前記シフトレジスタ（９）から のビットにより制御されるマルチプレクサ（１０）からなることを特徴とする請 求項１ないし３のいずれかに記載の暗号化装置。 ５．前記第１コードユニット（４）に接続される入力端子を有し、更にシフトレ ジスタ（９′）およびコードビットを含み且つ上記シフトレジスタ（９′）から のビットで番地づけされるメモリ（５′）とを有し、前記ビットシーケンスを暗 号化するためのコードビットシーケンスを構成する出力信号を出すコードユニッ ト（４′）を設けたことを特徴とする請求項１ないし４のいずれかに記載の暗号 化装置。 ６．前記コードユニット（４，４′）の間に配置され、その第１コードユニット （４）に接続される入力端子を有するシフトレジスタ（４０）と、このシフトレ ジスタ（４０）からのビットを受ける入力端子および上記コードユニット（４′ ）のシフトレジスタ（９′）に接続される出力端子を有するＥＸＯＲゲート（４ １）を設けたことを特徴とする請求項１ないし５のいずれかに記載の暗号化装置 。 ７．前記コードユニット（４，４′）間に配置され、その第１コードユニットに 接続される入力端子を有するシフトレジスタ（４０）と、このシフトレジスタ（ ４０）からのビットで番地づけされると共に上記コードユニット（４′）のシフ トレジスタ（９′）に接続される出力端子を有する読取−書込メモリ（４２）と を設けたことを特徴とする請求項５記載の暗号化装置。 ８．予定のアルゴリズムに従ってコードビットを発生し、発生したコードビット を前記メモリ（４２）に書込むコンピュータ（４３）を設けたことを特徴とする 請求項７記載の暗号化装置。 ９．前記コンピュータ（４３）は、前記混合ユニット（３）の出力端子に接続さ れる入力端子を有し、前記発生されたコードビットを前記メモリ（４２）に書込 む時点を確立するために上記混合ユニットの出力信号を分析することを特徴とす る請求項８記載の暗号化装置。 １０．前記コンピュータ（４３）に接続され、予定の事象が前記混合ユニット（ ３）の出力端子に生じたとき予定の状態にセットされるプログラム可能なクロッ ク（４８）を設けたことを特徴とする請求項９記載の暗号化装置。 １１．解読されるべきビットシーケンス用入力端子（１１）と、解読されたビッ トシーケンス用出力端子（１２）と、入力端子（１１）と出力端子（１２）の間 に接続され、上記解読されるべきビットシーケンスとこのビットシーケンスを解 読するためのコードビットシーケンスとを受けて混合し解読されたビットシーケ ンスを発生する混合ユニット（１３）と、コードビットを発生するために暗号化 されたビットシーケンスからのビットをシフトするシフトレジスタ（１９）とコ ードビットを含み上記シフトレジスタ（１９）からのビットで番地づけされるメ モリ（１５）とを有するコードユニット（１４）とを備えた、直列伝送される情 報用の解読装置において、解読されるべきビットシーケンス内の１つのビットが １つのコードビットと混合されるべきかどうかを選択する第１手段（１７）を設 けたことを特徴とする直列伝送される情報用の解読装置。 １２．前記暗号化されたビットシーケンス内のビットがシフトレジスタ（１９） でシフトされるべきかどうかを決定するための第２手段（１６）を設けたことを 特徴とする請求項１１記載の解読装置。 １３．前記第１手段（１７）と前記第２手段（１６）制御するためのプログラマ ブル制御ユニット（１８）を設けたことを特徴とする請求項１２記載の解読装置 。 １４．番地づけされたメモリワード内のどのビットがコードビットを構成するべ きかを選択するために前記シフトレジスタ（１９）からのビットにより制御され るマルチプレクサ（２０）を設けたことを特徴とする請求項１１ないし１３のい ずれかに記載の解読装置。 １５．前記第１コードユニット（１４）に接続される入力端子を有し、更にシフ トレジスタおよびコードビットを含み且つ上記シフトレジスタからのビットで番 地づけされるメモリとを有し、前記ビットシーケンスを解読するためのコードビ ットシーケンスを構成する出力信号を出すコードユニットを設けたことを特徴と する請求項１１ないし１４のいずれかに記載の解読装置。 １６．２つのコードユニット（１４）の間に配置され、その第１コードユニット （１４）に接続される入力端子を有するシフトレジスタと、このシフトレジスタ からのビットを受ける入力端子および上記コードユニットのシフトレジスタに接 続される出力端子を有するＥＸＯＲゲートを設けたことを特徴とする請求項１１ ないし１５のいずれかに記載の解読装置。 １７．前記２つのコードユニット（１４）間に配置されその第１コードユニット に接続される入力端子を有するシフトレジスタと、このシフトレジスタからのビ ットで番地づけされると共に上記コードユニットのシフトレジスタに接続される 出力端子を有する読取−書込メモリとを設けたことを特徴とする請求項１５記載 の解読装置。 １８．予定のアルゴリズムに従ってコードビットを発生し、発生したコードビッ トを前記メモリに書込むコンピュータを設けたことを特徴とする請求項１７記載 の解読装置。 １９．前記コンピュータは、前記混合ユニット（１３）の出力端子に接続される 入力端子を有し、前記発生されたコードビットを前記メモリに書込む時点を確立 するために上記混合ユニットの出力信号を分析することを特徴とする請求項１８ 記載の解読装置。 ２０．前記コンピュータに接続され、予定の事象が前記混合ユニット（１３）の 入力端子に生じたとき予定の状態にセットされるプログラム可能なクロックを設 けたことを特徴とする請求項１９記載の解読装置。