JPH01502381A - データ・スイッチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ・スイッチング装置 本発明はデータ・スイッチング装置に関し、さらに詳しく述べれば、主としてデ ータ通信装置におけるライン・カード間のスイッチング装置に関する。

通信装置内で１つのライン・カードがらもう１つのライン・カードにデータのブ ロックを送信する必要がしばしば認められる。標準のライン・カードは対応する 数の端子からのデータの８ポートの要求を満たす８皇を備え、各ポートは各方向 に最大１６Ｋｂｐｓ（キロピット７秒）で作動する。かくて数個のカードに６４ データ・ポートを有する提案された装置では、全データ・レートは各方向にＩＭ ｂｐｓ　（メガピット７秒）となる。直列通信を用いるのも便利であるが、これ は所要の相互接続を減らすからである。

標準のハイ・データ・リンク通信（ＨＤＬＣ）の実施は、各ブロックのデータが ライン・カードがらＨＤ　Ｌ　ＣマスタｔＩＩＩＩＩＩ器に送られ、次にデータ をその所期の行先に再送信するようなＷｉＮｌでは不可能である。かがる装置の 最小データ・レートは２Ｍｂｐｓを越え、したがって入手できる高速ＨＤＬＣデ バイスおよびライン・カード・プロセッサからの所要ワークロード明細書の欠如 により廃棄されなければならない。

固定リンクすなわち局部区域ネットワーク（ＬｏｃａｌＡｒｅａ　Ｎｅｔｗｏｒ ｋ、　ＬＡＮ　）を用いるライン・カード問通信の問題の解決は達成されるが、 これは高価なオプションであり、したがって廃棄されなければならない。

本発明の１つの目的は、実際的でかつ比較的安価なスイッチング装置を提供する ことである。

本発明の１つの実施例により、時分割多重データ・ハイウェイによって相互接続 される複数個のデータ・スイッチング群と中央処理装置とを含んで成る時分割多 重スイッチング装置であって、前記各スイッチング群はデータ・インターフェー ス装置に接続される複数個のデータ端末装置を含み、インターフェースＩＩは接 続される端末装置に関するバッファ記憶装置と中央処理＠Ｅからのデータに応じ てデータ・ハイウェイに出入するようにデータを転送する制御装置とを含み、装 置内の各端末装置が中央処理装置を呼び出すのはそこにあるデータが送信用に組 み立てられている場合にかぎり、中央処理装置はそのように呼び出されるときの 送受信タイムスロットを割り当てるとともに各タイムスロットを定めるデータを 送受信データ端末装置と組み合わされるそれぞれの詞ｍ装置に転送し、各群にあ る制御装置は送信端末装置からのデータをバッファ記憶ＨＭに保持させるととも に区分化させ、各データ区分は順次＆ＩＪ　ｔ２ＩＩデータと組み合わされると ともに割り当てられたタイムスロットでデータ・ハイウェイに送信される、前記 時分割多重スイッチング装置が提供される。

本発明の１つの実施例を付図に関して例としてのみこれから説明する。

第１図は本発明によるデータ操向素子を含むデータ・スイッチングを実行するｖ Ｒｌｌの接続図であり、第２図は第１図に含まれるデータ操向素子の接続図であ り、 第３図は第１図による装置の代表的なタイム・フレームの定義を示す。

第１図は本発明によるデータ・スイッチングを実行する装置の接続図を示し、中 央処理装［（ＣＰＬＩ）１は端末装置３におけるデータが送信の準備を整えてい ることを教えられる。Ｃ，Ｐ　Ｕ　１はネットワーク・ハイウェイ５における送 受信タイムスロットを明示し、所要の「セットアツプ」信号が端末１１１３およ びデータ・インターフェースｆｔｆｆ１９に送られる。ここに説明される実ｆ１ ！例では、各データ・インターフェースＨＩｉ９は８個のデータ端末装置３を接 続し得るポート１１を備えている。

２個の端末装置３の間のデータ送信の代表的な順序は下記の通りである： （ｉ）　端末装置３からＣＰＵ１にデータ・レディ信号が送られ、 （ｉＤｃＵＰｌはデータ・インターフェース装ｗ９とそれに関連する送受信端末 Ｈｆ１３の両方に「セットアラタイムスロットを割り当て、 −データは送信端末装置３’からインターフェース装Ｗ１９′に送られ、ここで それはバッファ記憶されかつその後制御され、 ■　インターフェースＩＷ１９’からのデータはその割り当てられたタイムスロ ット内に送信され、かつデータは対応する受信タイムスロット内にインターフェ ース装置９によって受信され、 〜）　受信データはインターフェース＠　ｉ、　９を通って端末装置１３に送ら れる。

かくて本発明の１つの重要な面は第２図に示されるようなデータ・インターフェ ース装置ｉ９である。

ＤＬＩＣデバイス２１はその並列バスを介してランダム・アクセス記憶装置（Ｒ ＡＭ）２３を呼び出すことができ、６４個のタイムスロットの内の１つでＲＡＭ と直列バス・ハイウェイ２２との間でデータを転送させる。

説明される実施例では、ＲＡＭ２３はＤＬＩＧ２１とライン・カード・プロセッ サ２５との間でざつと５ｏ１５０の割り合で共用されている。

データは直列記！装置としてのライン・カード・プロセッサ２５においてバッフ ァ記憶され、バイト長の１分がバッファから出されて制御データのもう１つのバ イトと組み合わされる。セレクタ素子２７はライン・カード・プロセッサ２５に よってＲＡＭ２３が使用可能であることを教えられ、アドレスを指定し、そして ＲＡＭ２３に対する読み口きいずれかのデータを示す。端末１１３のデータのバ イトおよび関連制御データのバイトは、データバス・ハイウェイ２９に沿ってラ イン・カード・プロセッサ２５からＲＡＭ２３に送信される。２個のトランシー バ・インターフェース３１．３３はハイウェイ２９の中で送信データを向けるよ うに作用する。

これらの形の装置における正常な最大データ・レートは普通１６ｋｂｐｓである ので、データを運ぶのに使用されるのは第４タイムスロツトごとに過ぎない。そ の結果、もう１つのタイムスロットが通信情報を送るのに使用され、残りの２つ のタイムスロットはライン・カード・プロセッサ２５にＲＡＭ２３を呼び出させ 、それにデータを１き込むとともにそれからデータを受信する。

代表的なフレームの定義が第３図に示されている。

８個の端末装置を使用する場合、ＲＡＭ２３は３２バイト容量を有し、すなわち 各端末装置について送信ｌｌＩｒ１Ａバイトとデータ・バイトを持つ。

ＲＡＭ２３に記憶される端末装′１１３からのデータは、送信タイムスロットに あるＤＬＩＣ２１を経て受信端末装置に送信されるが、受信端末装置がそのデー タを端末装ｗ３の受信タイムスロット（すなわち受信端末装置の送信タイムスロ ット）において原端床１＊３に送信する。

この受信データはＤＬＩＧ２１を通りかつデータバス・ハイウェイ２９に沿って ＲＡＭ２３に進み、ここでそれは記憶される。この受信記憶データは、ＲＡ　Ｍ 　２３を呼び出すためにライン・カード・プロセッサ２５に割り当てられた２つ のタイムスロットのハイウェイ２９を再び通って端末１．１！３に送られる。

大形の装置では、送受信ハイウェイはチャネルの相互接続を行うタイム・スイッ チに接続される。小形の装置では、送受信ワイヤは共に接続されて、スイッチン グ機能がＤＬＩＧ自身によって果たされることがある。

ライン・カード・プロセッサ２５はｍ＝の場合の状態で５００秒ごとに中断され 、かくて１６回の読出しと１６回の書込みを行うのに２５０秒かかる。データ呼 出しがセットアツプされていないときは、中断は不要である。

上述の特定な実施例は、４つのタイムスロットごとに１つの制御、２つのデータ および１つのプロセッサ呼出しを与えるタイムスロットを再割当てすることによ ってデータ・レートまたはデータ・チャネルの数のいずれかの２倍化を含むよう に容易に変形することができるのが認められると思う。実際に、データ・セレク タ、トランシーバおよびＲＡＭチップは単チップ双ボートＲＡＭに画き替えられ 、かくてより低い成分カウントしたがってより低い製造原価が達成される。

本発明の別な実施例は、端末ＩＩ＆のデータを「小包化」することである。これ は８個の端末装置の応用で８にバイトＲＡＭを供給することによって達成される 。ＲＡＭ装置の１にバイトを各端末装置に指定する。

データは、それに先行する１ｌＪｔｉｌバイトと、それに続く１ｔｖＸデータに よって、ＨＤＬＣのような形式に小包化される。データと制御バイトとの比が増 加するにつれて効率が増大する。小包内のバイトは送られておのおの１フレーム （１２５秒）だけ分離されて順にハイウェイから送受信される。

国際ｖＩ４量報舌

Claims (8)

【特許請求の範囲】
1. １．時分割多重データ・ハイウエイによって相互接続される複数個のデータ・ス イツチング群と中央処理装置とを含んで成る時分割多重スイツチング装置であつ て、前記各スイツチング群はデータ・インターフエース装置に接続される複数個 のデータ端末装置を含み、インターフエース装置は接続されるデータ端末装置に 関するバツフア記憶装置と中央処理装置からのデータに応じてデータ・ハイウエ イに出入するようにデータを転送する制御装置とを含み、装置内の各端末装置が 中央処理装置を呼び出すのはそこにあるデータが送信用に組み立てられている場 合にかきり、中央処理装置はそのように呼び出されるときの送／受信タイムスロ ットを割り当てるとともに各タイムスロットを定めるデータを送受信データ端末 装置と装み合わされるそれぞれの制御装置に転送し、名群にある制御装置は送信 端末装置からのデータをバツフア記憶装置に保持させるとともに区分化させ、各 データ区分は順次制御データと組み合わされるとともに割り当てられたタイムス ロツトでデータ・ハイウエイに送信される、ことを特徴とする前記時分割多重ス イツチング装置。
2. ２．区分化されたデータはバツフア記憶装置からそれが割り当てられたタイムス ロツトまで記憶される別の記憶装置に転送される、ことを特徴とする請求項１記 載による時分割多重スイツチング装置。
3. ３．データ・インターフエース装置に受信された区分化データは記憶装置に記憶 され、制御装置は各区分からの制御チータを順次停止するとともに受信端末装置 への転送のためにバツフア記憶装置にある原データを組み立て直す、ことを特徴 とする請求項２記載による時分割多重スイッチング装置。
4. ４．記憶装置はランダム・アクセス記憶装置（ＲＡＭ）である、ことを特徴とす る請求項２記載による時分割多重スイツチング装置。
5. ５．バツフア区分は長さ８ビツトである、ことを特徴とする請求項１ないし４の どれでも１つの項記載による時分割多重スイッチング装置。
6. ６．記憶装置は８バイト区分のデータを記憶する、ことを特徴とする請求項２， ３，４または５記載による時分割多重スイツチング装置。
7. ７．配憶装置はキロバイト区分のデータを記憶する、ことを特徴とする請求項２ ，３，４または５記載による時分割多重スイッチング装置。
8. ８．事実上付図に関してこれまでに説明された時分割多重スイッチング装置。