JPH0145391B2 - - Google Patents

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JPH0145391B2
JPH0145391B2 JP57094779A JP9477982A JPH0145391B2 JP H0145391 B2 JPH0145391 B2 JP H0145391B2 JP 57094779 A JP57094779 A JP 57094779A JP 9477982 A JP9477982 A JP 9477982A JP H0145391 B2 JPH0145391 B2 JP H0145391B2
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JP
Japan
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pitch data
circuit
data
display
pitch
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Application number
JP57094779A
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Japanese (ja)
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JPS58212474A (en
Inventor
Yasushi Kurakake
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Yamaha Corp
Original Assignee
Yamaha Corp
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Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
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Publication of JPH0145391B2 publication Critical patent/JPH0145391B2/ja
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Description

【発明の詳細な説明】 この発明は、いわゆるスロツトマシンに似たゲ
ームを楽しむことができる音楽ゲーム装置に関す
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a music game device that allows players to enjoy games similar to so-called slot machines.

従来のスロツトマシンは、複数組の回転する数
字列を順次止めて、停止した数字列の一致度合を
競うものであり、遊技性のみで音楽性は考慮され
ていなかつた。
In conventional slot machines, multiple sets of rotating number strings are stopped one after another and the players compete to see how well the stopped number strings match, and the game nature is considered only, with no consideration given to musicality.

この発明の目的は、遊技性と音楽性を兼ね備
え、ゲームを楽しみながら音感や読譜力の訓練も
できるようなスロツトマシン類似の音楽ゲーム装
置を提供することにある。
An object of the present invention is to provide a music game device similar to a slot machine that has both gaming and musicality and allows players to practice their pitch sense and music reading skills while enjoying the game.

そこで、この発明による音楽ゲーム装置は、時
系列的に更新される音高データによつて五線譜上
の音符を表示させ、その音符が五線譜上で動くと
共にその音符に対応する楽音を発生させ、任意の
時点で音高データの更新を停止させることによ
り、五線譜上に複数の音符を順次停止して表示さ
せ得るようにし、その音符の組合わせによつて得
点を競うようにしたものである。
Therefore, the music game device according to the present invention displays a note on a musical staff using pitch data that is updated in chronological order, and as the note moves on the musical staff, a musical tone corresponding to the note is generated. By stopping the update of pitch data at the point in time, a plurality of notes can be sequentially stopped and displayed on the staff, and scores can be competed based on the combinations of the notes.

以下、この発明を添付図面を参照して説明す
る。
Hereinafter, the present invention will be explained with reference to the accompanying drawings.

第1図は、この発明による音楽ゲーム装置を組
込んだ携帯用鍵盤電子楽器の外観を示し、従来の
この種の鍵盤電子楽器と同様に、鍵盤1、スピー
カ2、メインスイツチ3、音量・テンポ等の調節
つまみ類4、音色・リズム等のセレクトキー5等
を備えており、鍵盤1による通常の音楽演奏を行
なうことができる。
FIG. 1 shows the external appearance of a portable keyboard electronic musical instrument incorporating a music game device according to the present invention, which, like the conventional keyboard electronic musical instrument of this type, has a keyboard 1, a speaker 2, a main switch 3, a volume/tempo The keyboard 1 is equipped with adjustment knobs 4 such as , select keys 5 for tone, rhythm, etc., and allows normal music performance using the keyboard 1 .

さらに、この鍵盤電子楽器には、後述する五線
表示器と得点表示器を含むデイスプレイ6、ゲー
ムモードと演奏モードの切換用のモード切換スイ
ツチ7、ゲームを開始させるためのゲームスター
トスイツチ8、各列の音符の動きを停止させるた
めの4個のストツプスイツチ9〜12を備えてい
る。
Furthermore, this keyboard electronic musical instrument includes a display 6 including a staff display and a score display (to be described later), a mode changeover switch 7 for switching between game mode and performance mode, and a game start switch 8 for starting the game. It is equipped with four stop switches 9 to 12 for stopping the movement of notes in a row.

デイスプレイ6は、第2図に拡大して示すよう
に、五線譜上に音高データに対応する音符を表示
する五線表示器13と、得点をデジタル表示する
4桁の得点表示器14とからなる。
As shown in an enlarged view in FIG. 2, the display 6 consists of a staff display 13 that displays notes corresponding to pitch data on a staff score, and a 4-digit score display 14 that digitally displays scores. .

五線表示器13は、五線とト音記号を固定表示
すると共に、左右方向に間隔を置いて表示部〜
の4組の音符パターン13a〜13dが、夫々
下第1線のC3の音から第5線のF4の音まで11音
の音高を示す全音符形の液晶パターン又は発光ダ
イオード(LED)によつて構成されている。
The staff display 13 fixedly displays the staff and the treble clef, and also displays the display section at intervals in the left and right direction.
The four sets of note patterns 13a to 13d each represent a pitch of 11 notes from the C3 note on the lower first line to the F4 note on the fifth line. It is composed of.

次に、この鍵盤電子楽器に組込む音楽ゲーム装
置の基本構成を第3図によつて説明する。
Next, the basic configuration of a music game device incorporated into this keyboard electronic musical instrument will be explained with reference to FIG.

この実施例では、五線表示器13の各表示部に
対応して夫々音高データ発生器20を備え(第3
図では2個のみを図示しているが、第2図の五線
表示部を用いるとすれば4個必要になる)、各音
高データ発生器20は、初期値をセツトされて時
系列に更新される音高データを発生し、第1図の
ストツプスイツチ9〜12によつて制御される更
新停止手段21によつて順次音高データの更新が
停止される。
In this embodiment, a pitch data generator 20 is provided corresponding to each display section of the staff display 13 (a third
(Although only two are shown in the figure, if the staff display section of FIG. 2 is used, four will be required). The updating of the pitch data is sequentially stopped by update stopping means 21 which generates pitch data to be updated and is controlled by stop switches 9 to 12 in FIG.

各音高データ発生器20で発生した音高データ
により、楽音発生器22がその音高データに対応
する音高の楽音信号を発生してスピーカ2から放
音する。また、デイスプレイ6の五線表示器13
の各表示部〜に、音符パターン13a〜13
dによつて各音高データに対応する音符を表示
し、その表示位置が夫々一定の短かい時間間隔で
上方又は下方に動く。
Based on the pitch data generated by each pitch data generator 20, a musical tone generator 22 generates a musical tone signal having a pitch corresponding to the pitch data and outputs the sound from the speaker 2. In addition, the staff display 13 of the display 6
Note patterns 13a to 13 are shown in each display section of
Notes corresponding to each pitch data are displayed by d, and the display position moves upward or downward at fixed short time intervals.

そして、各音高データ発生器20の音高データ
の更新が全て停止されると、五線表示器13上の
各表示部の音符表示が全て停止し、この時の各音
高データの組合わせにより、判定回路23がその
一致度を判定し、その判定結果を認識させるため
に得点表示器14に得点を表示する。
Then, when the update of pitch data of each pitch data generator 20 is all stopped, all the note display on each display section on the staff display 13 is stopped, and the combination of each pitch data at this time is Accordingly, the determination circuit 23 determines the degree of matching, and displays the score on the score display 14 in order to make the determination result recognizable.

この時さらに、判定回路23の判定結果に応じ
た楽音、例えば、全部一致した時にはフアンフア
ーレ音等を発生させてスピーカ2から発音するよ
うにしてもよい。
At this time, a musical tone corresponding to the judgment result of the judgment circuit 23 may be generated, for example, a fanfare sound or the like when all the judgment results match, and the sound may be emitted from the speaker 2.

次に、この発明のさらに具体的実施例を第4図
乃至第9図によつて説明する。
Next, a more specific embodiment of the present invention will be described with reference to FIGS. 4 to 9.

この実施例では、第4図に示すように五線表示
器13の4つの表示器〜に対応して4個の音
高データ発生用回路ブロツク24a〜24d及び
4個のラツチタイミングパルス発生回路25a〜
25dを備えると共に、第3図に示した各部に加
えて、ワンシヨツトマルチ26、遅延回路27、
デコーダ28を備えている。
In this embodiment, as shown in FIG. 4, four pitch data generation circuit blocks 24a to 24d and four latch timing pulse generation circuits 25a are provided corresponding to the four indicators of the staff display 13. ~
25d, and in addition to the parts shown in FIG. 3, a one-shot multi 26, a delay circuit 27,
A decoder 28 is provided.

各音高データ発生用回路ブロツク24a〜24
dは夫々音高データ発生器20、ラツチ回路2
8、ゲート回路29、アドレスデコーダ30及び
表示データROM31からなり、このうち、アド
レスデコーダ30と表示データROM31は、各
音高データ発生用回路ブロツク24a〜24dに
共通に1組だけ設けるようにしてもよい。
Each pitch data generation circuit block 24a to 24
d are a pitch data generator 20 and a latch circuit 2, respectively.
8. Consists of a gate circuit 29, an address decoder 30, and a display data ROM 31. Of these, only one set of the address decoder 30 and display data ROM 31 may be provided in common to each pitch data generation circuit block 24a to 24d. good.

音高データ発生器20は、音高データの初期値
発生用の乱数発生器32と、音高データ更新部3
3と、ラツチ回路34とによつて構成されてい
る。
The pitch data generator 20 includes a random number generator 32 for generating an initial value of pitch data, and a pitch data update section 3.
3 and a latch circuit 34.

そして、音高データ更新部33は、第5図に示
すように、加算器41,42と、その加算データ
として「1」及び「−11」を夫々発生する加算デ
ータ発生器43,44、比較器45とその比較デ
ータとして「11」を発生する比較データ発生器4
6、及びセレクタ47からなる。
As shown in FIG. 5, the pitch data update unit 33 includes adders 41 and 42, addition data generators 43 and 44 that generate "1" and "-11" as addition data, respectively, and a comparison 45 and a comparison data generator 4 that generates "11" as comparison data.
6, and a selector 47.

なお、加算データ「1」及び「−11」、比較デ
ータ「11」は、いずれもバイナリコードにより2
進数で出力され、「1」〜「11」はC3〜F4の各音
高(但し半音を除く)に対応するデータである。
In addition, the addition data "1" and "-11" and the comparison data "11" are both 2 by binary code.
It is output as a base number, and "1" to "11" are data corresponding to each pitch of C3 to F4 (excluding semitones).

ラツチタイミングパルス発生回路25a〜25
dの具体例を第6図に、判定回路23の具体例を
第7図に夫々示しているが、それらの説明は後述
することにして、先ず第4図と第5図によつてこ
の実施例の動作の概略を説明する。
Latch timing pulse generation circuits 25a to 25
A specific example of d is shown in FIG. 6, and a specific example of the determination circuit 23 is shown in FIG. An outline of the operation of the example will be explained.

第4図のゲームスタートスイツチ8をオンにす
ると(キーを押している間だけオンになる)、ワ
ンシヨツトマルチ26の入力が“1”になり、そ
の立上り時点でスタートパルスSpを発生し、五
線表示器13及び得点表示器14の表示をリセツ
トすると共に、音高データ発生用回路ブロツク2
4a〜24dの音高データ発生器20等及びラツ
チタイミングパルス発生回路25a〜25dの動
作を開始させる。
When the game start switch 8 in Fig. 4 is turned on (it stays on only while the key is pressed), the input to the one-shot multi 26 becomes "1", and at the rising edge of the switch 8, a start pulse Sp is generated, and the staff In addition to resetting the displays on the display 13 and score display 14, the pitch data generation circuit block 2
The operations of the pitch data generators 20, etc. 4a to 24d and the latch timing pulse generation circuits 25a to 25d are started.

音高データ発生器20は、スタートパルスSp
の入力により乱数発生器32が音高データの初期
値をC3〜F4の音高(但しこの実施例では半音は
除く11音)の中からランダムに出力し、遅延回路
27によつて若干遅延されたスタートパルスSp
がラツチ回路34に入力すると、この乱数発生器
32からの音高データの初期値をラツチして出力
する。
The pitch data generator 20 generates a start pulse Sp
In response to the input of Delayed start pulse Sp
When input to the latch circuit 34, the initial value of pitch data from the random number generator 32 is latched and output.

このラツチ回路34から出力する音高データは
音高データ更新部33に戻され、第5図に示すよ
うに、加算回路41によつて「1」を加算されて
セレクタ47のB入力となると共に比較器45の
A入力となり、さらに加算回路42によつて「−
11」を加算されて(すなわち「11」を減算される
ことになる)セレクタ47のA入力となる。
The pitch data output from the latch circuit 34 is returned to the pitch data update section 33, and as shown in FIG. It becomes the A input of the comparator 45, and is further inputted by the adder circuit 42 to "-".
11'' is added (that is, ``11'' is subtracted) and becomes the A input of the selector 47.

比較器45は、A入力がB入力の「11」を越え
ない間は出力を“0”にし、越えると出力を
“1”にする。この比較器45の出力が“0”の
時はセレクタ47はB入力を出力し、比較器45
の出力が“1”になるとA入力を出力する。
The comparator 45 outputs "0" while the A input does not exceed "11" of the B input, and outputs "1" when the A input exceeds "11". When the output of this comparator 45 is "0", the selector 47 outputs the B input, and the comparator 45
When the output becomes "1", the A input is output.

したがつて、セレクタ47から出力される音高
データは、第8図イに示すようにF4の音高を上
限としC3の音高を下限として下進行する。
Therefore, the pitch data output from the selector 47 progresses downward from the F4 pitch as the upper limit and the C3 pitch as the lower limit, as shown in FIG. 8A.

ここで、加算データ発生器43,44によつて
発生する加算データを夫々「−1」と「+11」に
し、比較器45が出力を“1”にする条件をA<
Bにすると、セレクタ47から出力される音高デ
ータは、第8図ロに示すようにC3の音高を下限
としF4の音高を上限として上進行する。
Here, the addition data generated by the addition data generators 43 and 44 are set to "-1" and "+11" respectively, and the condition for the comparator 45 to output "1" is set as A<
When set to B, the pitch data output from the selector 47 advances upward with the pitch of C3 as the lower limit and the pitch of F4 as the upper limit, as shown in FIG. 8B.

さらに、比較器をもう1個追加して、上限、下
限に達した時にアツプモードとダウンモードの切
換えを行うようにすれば、第8図ハに示すように
下進行と上進行を交互に行うアルペジオ風に変化
する音高データ出力を得ることもできる。
Furthermore, if one more comparator is added to switch between up mode and down mode when the upper and lower limits are reached, downward and upward movement will be performed alternately as shown in Figure 8 (c). You can also get pitch data output that changes like an arpeggio.

また、この実施例では黒鍵に相当する半音は除
いているが、第5図の回路を変更すれば黒鍵に相
当する音高データも出力させるようにすることも
できる。その場合は、第2図に示した五線表示器
13に「#」又は「♭」による半音の表示を加え
ればよい。
Further, in this embodiment, semitones corresponding to black keys are excluded, but by changing the circuit shown in FIG. 5, pitch data corresponding to black keys can also be output. In that case, a semitone display using "#" or "♭" may be added to the staff display 13 shown in FIG. 2.

第4図に戻つて、ラツチ回路34は、スタート
パルスSpが入力した時だけ乱数発生器32から
の初期データをラツチするが、以後はラツチタイ
ミングパルス発生回路25a〜25dからラツチ
タイミングパルスLpが入力するたびに音高デー
タ更新部20のセレクタ47(第5図)からの音
高データをラツチする。
Returning to FIG. 4, the latch circuit 34 latches the initial data from the random number generator 32 only when the start pulse Sp is input, but thereafter the latch timing pulse Lp is input from the latch timing pulse generation circuits 25a to 25d. Each time, the pitch data from the selector 47 (FIG. 5) of the pitch data update section 20 is latched.

したがつて、このラツチ回路34の出力である
音高データ発生器20の出力は、ラツチタイミン
グパルスLpに同期して時系列的に更新される音
高データとなる。
Therefore, the output of the pitch data generator 20, which is the output of the latch circuit 34, becomes pitch data that is updated in time series in synchronization with the latch timing pulse Lp.

この音高データは、スタートパルスSpの発生
時にラツチタイミングパルス発生回路25a〜2
5dから出力するゲート制御信号Gsによつて開
くゲート回路29を介して楽音発生器22に入力
して、その音高データに対応する楽音信号を発生
し、スピーカ2から楽音を放音する。
This pitch data is transmitted to the latch timing pulse generation circuits 25a to 2 when the start pulse Sp is generated.
The pitch data is inputted to the musical tone generator 22 via the gate circuit 29 which is opened by the gate control signal Gs outputted from the gate control signal Gs outputted from the pitch data, and a musical tone signal corresponding to the pitch data is generated, and the musical tone is emitted from the speaker 2.

これと同時に、音高データはアドレスデコーダ
30によつてデコードされて、表示データROM
31における五線表示器13に対応する表示位置
のアドレスに格納され、次の音高データが入力す
るまでその音高データに対応する音符を五線表示
器13に表示させる。
At the same time, the pitch data is decoded by the address decoder 30 and displayed in the display data ROM.
31 at the address of the display position corresponding to the staff display 13, and the note corresponding to the pitch data is displayed on the staff display 13 until the next pitch data is input.

なお、音高データ発生用回路ブロツク24a〜
24dの各表示データROMに格納される音高デ
ータに対応する音符は、第2図に示す五線表示器
13の各表示部〜に夫々表示される。そし
て、各表示部〜に表示される音符の位置は、
ラツチタイミングパルスLpの周期で順次変化
(この実施例では下進行)する。
Note that the pitch data generation circuit block 24a~
Musical notes corresponding to pitch data stored in each display data ROM 24d are displayed on each display section of the staff display 13 shown in FIG. 2, respectively. The position of the note displayed in each display section is
It changes sequentially (progressing downward in this embodiment) with the period of the latch timing pulse Lp.

そこで、ストツプスイツチ9をオンにすると、
ラツチタイミングパルス発生回路25aからのラ
ツチタイミングパルスLpの周期が第9図ロに示
すように次第に長くなつて、一順するとラツチタ
イミングパルスLpが出力されなくなる。
So, when I turn on the stop switch 9,
The period of the latch timing pulse Lp from the latch timing pulse generating circuit 25a gradually becomes longer as shown in FIG. 9B, and eventually the latch timing pulse Lp is no longer output.

したがつて、五線表示器13の表示部に表示
されている音符が、ストツプスイツチ9をオンに
した時点から次第にゆつくり移動するようにな
り、一順してストツプスイツチ9をオンにした時
に表示されていた音高位置で停止する。この停止
した音高位置に対応する楽音が約1秒間鳴つた
後、ゲート制御信号Gsによつてゲート回路29
が閉じられ、表示部に対応する楽音の発生が停
止される。
Therefore, the notes displayed on the display section of the staff display 13 will gradually move slowly from the point when the stop switch 9 is turned on, and will be displayed when the stop switch 9 is turned on one after another. The sound will stop at the pitch that was being played. After the musical tone corresponding to the stopped pitch position is sounded for about 1 second, the gate circuit 29 is activated by the gate control signal Gs.
is closed, and the generation of musical tones corresponding to the display section is stopped.

例えばD3の音でストツプスイツチ9をオンに
したとすると、楽音の発生周期が第9図イに示す
ように変化して停止する。
For example, if the stop switch 9 is turned on at the sound D3 , the generation cycle of musical tones changes as shown in FIG. 9A and then stops.

同様にして、ストツプスイツチ10,11,1
2を順次オンにすると、ラツチタイミングパルス
発生回路24b,24c,24dが順次ラツチタ
イミングパルスLpの周期を次第に長くして一順
した時にその発生を停止すると共に、ゲート制御
信号Gsを“0”にする。
Similarly, stop switches 10, 11, 1
2 is turned on in sequence, the latch timing pulse generation circuits 24b, 24c, and 24d sequentially lengthen the period of the latch timing pulse Lp and stop generating it when the period of the latch timing pulse Lp reaches "0", and the gate control signal Gs is set to "0". do.

それによつて、五線表示器13の各表示部〜
に表示される各音符の動きも、夫々ストツプス
イツチ10〜12をオンにした時の音高位置で停
止し、それに対応する楽音の発生も順次停止す
る。
Accordingly, each display section of the staff display 13 ~
The movement of each note displayed also stops at the pitch position when the respective stop switches 10 to 12 are turned on, and the generation of the corresponding musical tones also stops sequentially.

すなわち、ラツチタイミングパルス発生回路2
5a〜25dはストツプスイツチ9〜12と共
に、各音高データ発生器20によつて発生する音
高データの更新を停止させる更新停止手段の役目
をなしている。
That is, the latch timing pulse generation circuit 2
5a to 25d, together with stop switches 9 to 12, serve as update stopping means for stopping updating of pitch data generated by each pitch data generator 20.

そして、各ラツチタイミングパルス発生回路2
5a〜25dは、ラツチタイミングパルスLpの
発生を完全に停止した時にストツプ信号ST
“1”にし、4個の回路25a〜25dの全ての
ストツプ信号STが“1”になると、アンド回路3
5の出力が“1”になる。
And each latch timing pulse generation circuit 2
5a to 25d set the stop signal ST to "1" when the generation of the latch timing pulse Lp is completely stopped, and when all the stop signals ST of the four circuits 25a to 25d become "1", the AND circuits 3
The output of 5 becomes "1".

それによつて、各音高データ発生用回路ブロツ
ク24a〜24dのラツチ回路28が、その時音
高データ発生器20から出力されている音高デー
タを夫々ラツチして判別回路23へ出力する。
As a result, the latch circuits 28 of the pitch data generation circuit blocks 24a to 24d each latch the pitch data being outputted from the pitch data generator 20 at that time and output it to the discrimination circuit 23.

判別回路23は、入力した4つの音高データ
(A、B、C、Dとする)の一致度を判定し、そ
の判定結果のデータをデコーダ28がデコードし
て得点に変換し、得点表示器14に表示させる。
The discrimination circuit 23 judges the degree of coincidence of the four input pitch data (A, B, C, and D), and the decoder 28 decodes the judgment result data and converts it into a score, which is displayed on the score display. 14.

次に、ラツチタイミングパルス発生回路25a
〜25dの具体例を、第6図に示すストツプスイ
ツチ9と組んだ回路25aについて説明するが、
他の3個の回路も全く同様に構成されている。
Next, the latch timing pulse generation circuit 25a
A specific example of circuits 25d to 25d will be described with respect to the circuit 25a combined with the stop switch 9 shown in FIG.
The other three circuits are constructed in exactly the same way.

このラツチタイミングパルス発生回路25a
は、周波数可変発振器50と、これを制御するた
めのラツチ回路60、遅延回路61、一致回路6
2、及びセツト・リセツト型のフリツプフロツプ
63,64と、ゲート制御信号Gsを作るための
立下り微分回路65、遅延回路66、及びフリツ
プフロツプ67とによつて構成されている。
This latch timing pulse generation circuit 25a
includes a variable frequency oscillator 50, a latch circuit 60, a delay circuit 61, and a matching circuit 6 for controlling the same.
2 and set/reset type flip-flops 63 and 64, a falling differentiation circuit 65 for producing a gate control signal Gs, a delay circuit 66, and a flip-flop 67.

周波数可変発振器50は、入力データに応じた
周波数のタイミングを発生する発振回路51と、
この発振回路51へデータを出力するラツチ回路
52、初期値データ発生器53、加算データ「+
n」を発生する加算データ発生器54、及びラツ
チ回路52の出力データにこの加算データ「+
n」を加算して出力する加算器55と、アンド回
路56とからなる。
The variable frequency oscillator 50 includes an oscillation circuit 51 that generates frequency timing according to input data;
A latch circuit 52 that outputs data to this oscillation circuit 51, an initial value data generator 53, an addition data “+
This addition data "+" is added to the output data of the addition data generator 54 that generates "
It consists of an adder 55 that adds and outputs "n", and an AND circuit 56.

第4図のワンシヨツトマルチ26からスタート
パルスSpが出力されると、第6図のフリツプフ
ロツプ63がリセツトされ、そのQ出力であるス
トツプ信号STが“0”になり、ラツチ回路52の
リセツトを解除すると共に、第4図のラツチ回路
28のラツチデータを消去する。
When the start pulse Sp is output from the one-shot multi 26 in FIG. 4, the flip- flop 63 in FIG. At the same time, the latch data of the latch circuit 28 shown in FIG. 4 is erased.

同時に、スタートパルスSpが周波数可変発振
器50のラツチ回路52にプリセツト信号として
入力するので、ラツチ回路52が初期値データ発
生器53によつて発生される初期値データをラツ
チして発振回路51に出力する。
At the same time, the start pulse Sp is input as a preset signal to the latch circuit 52 of the variable frequency oscillator 50, so the latch circuit 52 latches the initial value data generated by the initial value data generator 53 and outputs it to the oscillation circuit 51. do.

それにより、発振回路51は初期値データに応
じた所定の周波数で発振してラツチタイミングパ
ルスLpを第4図のラツチ回路34へ出力する。
Thereby, the oscillation circuit 51 oscillates at a predetermined frequency according to the initial value data and outputs the latch timing pulse Lp to the latch circuit 34 in FIG. 4.

以後、ストツプスイツチ9がオフの間は、この
状態が継続し、ラツチタイミングパルスLpの周
期は、第9図ロの期間T1に示すように一定であ
る。
Thereafter, this state continues while the stop switch 9 is off, and the period of the latch timing pulse Lp remains constant as shown in period T1 in FIG. 9B.

そこで、ストツプスイツチ9をオンにすると、
フリツプフロツプ64をセツトしてそのQ出力を
“1”にすると共に、ラツチ回路60にその時第
4図の音高データ発生器20によつて発生されて
いる音高データをラツチし、遅延回路61によつ
てラツチタイミングパルスLpの1周期分だけ遅
延させて一致回路62のB入力データとする。
So, when I turn on the stop switch 9,
The flip-flop 64 is set to make its Q output "1", and the pitch data being generated by the pitch data generator 20 in FIG. Therefore, the B input data of the coincidence circuit 62 is delayed by one cycle of the latch timing pulse Lp.

ラツチ回路62はA入力データとして常時新た
な音高データを入力しており、A=Bになると一
致出力“1”を出す。すなわち、音高データの変
化が一順して、ストツプスイツチ9がオンになつ
た時に発生されていた音高データと同じ音高デー
タが再び発生した時に一致出力を出すことにな
る。
The latch circuit 62 constantly receives new pitch data as A input data, and outputs a coincidence output "1" when A=B. That is, when the pitch data changes in sequence and the same pitch data as the pitch data that was being generated when the stop switch 9 was turned on is generated again, a coincidence output is produced.

ところで、フリツプフロツプ64のQ出力が
“1”になると、アンド回路56が発振回路51
の出力を通すようになり、ラツチタイミングパル
スLpが出力される毎にラツチ回路52にラツチ
信号を出力する。
By the way, when the Q output of the flip-flop 64 becomes "1", the AND circuit 56 activates the oscillation circuit 51.
, and outputs a latch signal to the latch circuit 52 every time the latch timing pulse Lp is output.

したがつて、ラツチ回路52は、自己の出力デ
ータに加算器55によつて加算データ「+n」を
加算されたデータをラツチして発振回路51に出
力する。
Therefore, the latch circuit 52 latches the data obtained by adding the addition data "+n" by the adder 55 to its own output data and outputs it to the oscillation circuit 51.

そのため、ラツチ回路52の出力データは順次
大きくなり、それに応じて発振回路51の発振周
波数が低くなつて、発生するラツチタイミングパ
ルスLpの周期が第9図ロの期間T2に示すように
次第に長くなる。
Therefore, the output data of the latch circuit 52 gradually increases, the oscillation frequency of the oscillation circuit 51 decreases accordingly, and the period of the generated latch timing pulse Lp gradually increases as shown in period T2 in FIG. 9B. Become.

そして、一致回路62が前述のように一致出力
“1”を出すと、フリツプフロツプ63がセツト
されてそのQ出力であるストツプ信号STが“1”
になり、ラツチ回路52及び発振回路51をリセ
ツトしてその動作を停止させるので、ラツチタイ
ミングパルスLpが発生しなくなる。
When the coincidence circuit 62 outputs a coincidence output "1" as described above, the flip-flop 63 is set and its Q output, the stop signal ST , becomes "1".
Since the latch circuit 52 and the oscillation circuit 51 are reset and their operations are stopped, the latch timing pulse Lp is no longer generated.

一致回路62の一致出力はまた、ラツチ回路6
0をリセツトすると共に、フリツプフロツプ64
もリセツトしてそのQ出力を“0”にする。
The match output of match circuit 62 is also applied to latch circuit 6.
0 and flip-flop 64.
is also reset and its Q output is set to "0".

このQ出力の立下り時に立下り微分回路65が
パルスを発生し、遅延回路66で約1秒遅延され
て、スタートパルスSpによつてセツトされてQ
出力が“1”になつていたフリツプフロツプ67
をリセツトし、そのQ出力であるゲート制御信号
Gsを“0”にする。
When the Q output falls, the falling differentiation circuit 65 generates a pulse, which is delayed by about 1 second in the delay circuit 66 and set by the start pulse Sp.
Flip-flop 67 whose output was set to “1”
and its Q output is the gate control signal.
Set Gs to “0”.

それによつて、第4図のゲート回路29を閉じ
て楽音の発生を停止させる。
Thereby, the gate circuit 29 shown in FIG. 4 is closed and the generation of musical tones is stopped.

次に、判定回路23の具体例を第7図によつて
説明する。
Next, a specific example of the determination circuit 23 will be explained with reference to FIG.

第7図に示す判定回路23は、6個の一致回路
71〜76と、6個のインバータ77〜82と、
8個のアンド回路83〜90と、2個の3入力オ
ア回路91,92によつて構成されている。
The determination circuit 23 shown in FIG. 7 includes six matching circuits 71 to 76, six inverters 77 to 82,
It is composed of eight AND circuits 83 to 90 and two three-input OR circuits 91 and 92.

第4図の音高データ発生用回路ブロツク24a
〜24d内の各ラツチ回路28にラツチされた音
高データを夫々A,B,C,Dとすると、一致回
路71は、A=Bの時、一致回路72はA=Cの
時、一致回路73はA=Dの時、一致回路74は
B=Cの時、一致回路75はB=Dの時、一致回
路76はC=Dの時に、夫々出力を“1”にす
る。
FIG. 4 Pitch data generation circuit block 24a
If the pitch data latched in each latch circuit 28 in ~24d are A, B, C, and D, respectively, the matching circuit 71 operates as the matching circuit when A=B, and the matching circuit 72 operates as the matching circuit when A=C. 73 outputs "1" when A=D, the coincidence circuit 74 outputs "1" when B=C, the coincidence circuit 75 outputs "1" when B=D, and the coincidence circuit 76 outputs "1" when C=D.

インバータ77〜82は、一致回路71〜76
の出力を夫々反転し、各一致回路71〜76の2
つの入力データが不一致の時に出力を“1”にす
る。
Inverters 77-82 correspond to matching circuits 71-76.
2 of each matching circuit 71 to 76.
The output is set to “1” when two input data do not match.

アンド回路83は、一致回路71,72,73
の出力のアンドをとり、4つの音高データA〜D
が全て一致した時にのみ出力を“1”にする。
AND circuit 83 corresponds to matching circuits 71, 72, 73.
Take the AND of the output of and obtain the four pitch data A to D.
The output is set to "1" only when all match.

アンド回路84は、一致回路71,72とイン
バータ79の各出力のアンドをとり、アンド回路
85は、一致回路71,75とインバータ78の
各出力のアンドをとり、アンド回路86は、一致
回路74,76とインバータ77の各出力のアン
ドをとつて、夫々音高データA〜Dのうち3つが
一致した時にのみ出力を“1”にする。
AND circuit 84 ANDs the outputs of match circuits 71 and 72 and inverter 79; AND circuit 85 ANDs outputs of match circuits 71 and 75 and inverter 78; , 76 and the inverter 77, and the output is set to "1" only when three of the pitch data A to D match each other.

このアンド回路84〜86のいずれかの出力が
“1”になると、オア回路91の出力が“1”に
なる。
When the output of any of the AND circuits 84 to 86 becomes "1", the output of the OR circuit 91 becomes "1".

アンド回路87は、一致回路71とインバータ
78,79,82の各出力のアンドをとり、アン
ド回路88は、一致回路74とインバータ77,
79,81の各出力のアンドをとり、アンド回路
89は、一致回路76とインバータ77,79,
81の各出力のアンドをとつて、夫々音高データ
A〜Dのうちの2つが一致した時にのみ出力を
“1”にする。
The AND circuit 87 ANDs the outputs of the coincidence circuit 71 and the inverters 78, 79, and 82;
79, 81, and the AND circuit 89 connects the matching circuit 76 and the inverters 77, 79,
81, and the output is set to "1" only when two of the pitch data A to D match each other.

このアンド回路87〜89のうちいずれか1つ
の出力が“1”になると、オア回路92の出力が
“1”になる。
When the output of any one of the AND circuits 87 to 89 becomes "1", the output of the OR circuit 92 becomes "1".

アンド回路90は、インバータ77,78,7
9の各出力のアンドをとり、音高データA〜Dが
いずれも一致しない時にのみ出力を“1”にす
る。
The AND circuit 90 connects inverters 77, 78, 7
9 is ANDed, and the output is set to "1" only when none of the pitch data A to D match.

これらのアンド回路83,90及びオア回路9
1,92の出力によつて4ビツトの判定データ
JDが形成され、この判定データJDは、音高デー
タA〜Dが全部一致した時に“1000”となり、3
つ一致した時には“0100”、2つ一致した時には
“0010”、全部異なつた時には“0001”になる。
These AND circuits 83, 90 and OR circuit 9
4 bit judgment data by output of 1,92
JD is formed, and this judgment data JD becomes “1000” when all pitch data A to D match, and 3
When one matches, it becomes "0100", when two matches, it becomes "0010", and when all match, it becomes "0001".

この判定データJDをデコーダ28に入力して
得点表示信号に変換し、得点表示器14に得点を
表示させる。
This judgment data JD is input to the decoder 28 and converted into a score display signal, and the score is displayed on the score display 14.

第10図は、この発明の他の実施例のブロツク
図であり、第4図の各部と対応する部分には同一
符号を付してあり、それらの各部の説明は省略す
る。
FIG. 10 is a block diagram of another embodiment of the present invention, in which parts corresponding to those in FIG. 4 are given the same reference numerals, and explanations of these parts will be omitted.

この実施例では、音高データ発生器20及びラ
ツチタイミングパルス発生回路25を1個づつに
して構成を簡略化したものであり、ストツプスイ
ツチも1個だけでよい。
In this embodiment, the configuration is simplified by having one pitch data generator 20 and one latch timing pulse generating circuit 25, and only one stop switch is required.

以下、この実施例の構成を作用と共に説明す
る。
The configuration of this embodiment will be explained below along with its operation.

ゲームスタートスイツチ8とワンシヨツトマル
チ26の間にセツト・リセツト型のフリツプフロ
ツプ101を設け、ゲームスタートスイツチ8を
オンにすると、このフリツプフロツプ101がセ
ツトされてそのQ出力が“1”になり、ワンシヨ
ツトマルチ26がその立上り時点でスタートパル
スSpを出力する。
A set/reset type flip-flop 101 is provided between the game start switch 8 and the one-shot multi 26, and when the game start switch 8 is turned on, the flip-flop 101 is set and its Q output becomes "1", and the one-shot is activated. The multi 26 outputs a start pulse Sp at the time of its rising edge.

このスタートパルスSpがオア回路102を介
してラツチタイミングパルス発生回路25に入力
し、前述の実施例と同様にこのラツチタイミング
パルス発生回路25を動作させると共に、音高デ
ータ発生器20の乱数発生器32の乱数発生を停
止させて初期値データを出力させ、同時にラツチ
回路34にプリセツト信号として入力して乱数発
生器32による初期値データをラツチする。
This start pulse Sp is input to the latch timing pulse generation circuit 25 via the OR circuit 102, operates the latch timing pulse generation circuit 25 in the same way as in the previous embodiment, and also operates the random number generator of the pitch data generator 20. 32 is stopped to output initial value data, and at the same time, it is input to the latch circuit 34 as a preset signal to latch the initial value data generated by the random number generator 32.

以後、音高データ発生器20は前述のようにラ
ツチタイミングパルスLpが入力する毎に出力す
る音高データを更新する。
Thereafter, the pitch data generator 20 updates the pitch data it outputs every time the latch timing pulse Lp is input, as described above.

スタートパルスSpはまた、オア回路103を
介してカウンタ104に入力し、カウンタ104
のカウント値を「0」から「1」にする。このカ
ウンタ104は「5」までカウントする自己リセ
ツトするようになつている。
The start pulse Sp is also input to the counter 104 via the OR circuit 103.
Change the count value from "0" to "1". This counter 104 is designed to self-reset counting up to "5".

このカウンタ104からの3ビツトのカウント
データをデコーダ105に入力する。デコーダ1
05はカウントデータが「1」の時は出力端子
のみを“1”にし、カウントデータ「2」になる
と出力端子のみを“1”にするというように、
カウントデータに応じて“1”を出力する端子を
→へ順次シフトしていく。
The 3-bit count data from this counter 104 is input to a decoder 105. Decoder 1
In 05, when the count data is "1", only the output terminal is set to "1", and when the count data is "2", only the output terminal is set to "1".
The terminals that output "1" are sequentially shifted to → according to the count data.

この実施例では、五線表示器13の各表示器
〜に対応して4個のゲート・ラツチ回路106
〜109を設けてあり、この各ゲート・ラツチ回
路106〜109は、デコーダ105の出力端子
〜の出力信号によつて制御され、音高データ
発生器20で発生され、デコーダ110によつて
デコードされた音符表示用データを夫々入力して
いる。
In this embodiment, four gate latch circuits 106 are provided corresponding to each indicator of the staff display 13.
109 are provided, and each of the gate latch circuits 106 to 109 is controlled by the output signal from the output terminal 1 of the decoder 105, generated by the pitch data generator 20, and decoded by the decoder 110. The data for displaying musical notes is input respectively.

したがつて、スタートパルスSpによつてカウ
ンタ104のカウントデータが「1」になると、
デコーダ105の出力端子が“1”になつて、
ゲート・ラツチ回路106のゲートを開いて、デ
コーダ110からの音符表示用データを通過さ
せ、五線表示器13の表示部に先ず初期値デー
タに相当する音高の音符を表示する。
Therefore, when the count data of the counter 104 becomes "1" by the start pulse Sp,
When the output terminal of the decoder 105 becomes “1”,
The gate of the gate/latch circuit 106 is opened to allow the note display data from the decoder 110 to pass, and first, a note of a pitch corresponding to the initial value data is displayed on the display section of the staff display 13.

その後、音高データ発生器20から発生する音
高データが更新されるたびに表示部の表示音符
が上進行又は下進行して移動する。
Thereafter, each time the pitch data generated from the pitch data generator 20 is updated, the displayed notes on the display section move upward or downward.

そこで、ストツプスイツチ9をオンにすると、
前述のようにラツチタイミングパルスLpの周期
が次第に長くなつて、音高データが一順すると、
ストツプ信号STがラツチタイミングパルス発生回
路25から出力され、ワンシヨツトマルチ111
からその立上りパルスが出力してシフトレジスタ
112へ入力する。
So, when I turn on the stop switch 9,
As mentioned above, when the period of the latch timing pulse Lp gradually becomes longer and the pitch data becomes uniform,
A stop signal ST is output from the latch timing pulse generation circuit 25, and the one shot multi 111
The rising pulse is output from and input to the shift register 112.

それによつて、シフトレジスタ112は、その
時の音高データをラツチする。また、このワンシ
ヨツトマルチ111からのパルスがオア回路10
3を介してカウンタ104をカウントアツプさ
せ、デコーダ105の出力端子が“0”になつ
てが“1”になるが、出力端子の立下りでゲ
ート・ラツチ回路106がその時のデコーダ11
0からの音符表示用データをラツチし、その音符
表示を継続する。
Thereby, the shift register 112 latches the pitch data at that time. Also, the pulse from this one-shot multi 111 is output to the OR circuit 10.
3, the counter 104 counts up through the decoder 105, and the output terminal of the decoder 105 becomes "0" and then becomes "1", but when the output terminal falls, the gate latch circuit 106 changes the current value of the decoder 11.
Latch the note display data starting from 0 and continue displaying the note.

同時に、ワンシヨツトマルチ111によるパル
スがオア回路102を介して音高データ発生器2
0の乱数発生器32及びラツチ回路34に入力
し、ラツチタイミングパルス発生回路25にも入
力して、ラツチタイミングパルスLpを発生させ、
新たな音高データの発生及びその時系列的更新が
始まる。
At the same time, the pulse from the one-shot multi 111 is passed through the OR circuit 102 to the pitch data generator 2.
0 random number generator 32 and latch circuit 34, and also input it to the latch timing pulse generation circuit 25 to generate the latch timing pulse Lp,
Generation of new pitch data and its chronological update begin.

その音高データはゲート・ラツチ回路107を
通して五線表示器13の表示部に表示される。
The pitch data is displayed on the display section of the staff display 13 through the gate latch circuit 107.

そこで再びストツプスイツチ9をオンにする
と、ゲート・ラツチ回路107がその時の音符表
示用データをラツチして表示部の表示音符を固
定し、シフトレジスタ112は前回ラツチした音
高データを次の出力ラインへシフトすると共に、
その時の音高データを新たにラツチする。
Then, when the stop switch 9 is turned on again, the gate latch circuit 107 latches the current note display data to fix the displayed note on the display, and the shift register 112 transfers the previously latched pitch data to the next output line. Along with the shift,
Newly latch the pitch data at that time.

このようにして、ストツプスイツチ9を4回オ
ンにすることにより、五線表示器13の各表示部
〜に1つづつ音符を選択して固定表示させる
ことができる。そして、シフトレジスタ112に
は、表示部〜に表示されている音符に対応す
る音高データが順次シフトされて格納される。
In this way, by turning on the stop switch 9 four times, one note can be selected and fixedly displayed on each display section of the staff display 13. Then, pitch data corresponding to the notes displayed on the display sections is sequentially shifted and stored in the shift register 112.

そして、この時、デコーダ105の出力端子
が“1”になるため、ラツチ回路113がシフト
レジスタ112に格納されている4つの音高デー
タをラツチし、判定回路23へ出力すると共に、
フリツプフロツプ101をリセツトする。
At this time, the output terminal of the decoder 105 becomes "1", so the latch circuit 113 latches the four pitch data stored in the shift register 112 and outputs it to the determination circuit 23.
Reset flip-flop 101.

判定回路23により判定及び得点表示について
は前述の実施例と同様である。
Judgment and score display by the judgment circuit 23 are the same as in the previous embodiment.

第11図は、この発明による音楽ゲーム装置を
電卓に組組込んだ実施例の外観図である。
FIG. 11 is an external view of an embodiment in which the music game device according to the present invention is incorporated into a calculator.

この実施例におけるデイスプレイ6′も、五線
表示器13′と得点表示器14′からなるが、得点
表示器14′は計算用の数値表示にも使用するた
め桁数が多くなつている。
The display 6' in this embodiment also includes a staff display 13' and a score display 14', but the score display 14' has a large number of digits because it is also used to display numerical values for calculations.

そして、計算用の各キーの他に、モード切換キ
ー7′とゲームスタートキー8′及びスピーカ又は
圧電ブザー2′を備えている。ストツプキー9′〜
12′は計算用のキーを兼用して用いる(ゲーム
モードの時にのみストツプキーとなる)。
In addition to the calculation keys, a mode switching key 7', a game start key 8', and a speaker or piezoelectric buzzer 2' are provided. Stop key 9'~
12' is also used as a calculation key (it serves as a stop key only in game mode).

また、実施例に示したように携帯用鍵盤電子楽
器や電卓に組込むようにすると便利であり、しか
もかなりの部品を共用できるので安価に実施でき
る。
Further, as shown in the embodiment, it is convenient to incorporate it into a portable keyboard electronic musical instrument or a calculator, and since many parts can be shared, it can be implemented at low cost.

さらに、マイクロコンピユータを用いることに
よつて回路構成を極めて簡単にすることが可能で
ある。
Furthermore, by using a microcomputer, the circuit configuration can be made extremely simple.

以上のように、この発明による音楽ゲーム装置
は、時系列的に更新される複数種の音符が五線上
に表示されて動き、それに対応する音を出力する
構成であるので、同一の音高のタイミングで停止
させることによりスロツトマシンのようなゲーム
が楽しめるとともに視覚的にも聴覚的にも楽し
く、ゲームを楽しみながら音と音符との対応関係
を学ぶことができ、音感や読譜力の教習効果も得
られる。
As described above, the music game device according to the present invention is configured such that multiple types of musical notes that are updated in chronological order are displayed and moved on the staff, and the corresponding sounds are output. By stopping at the right timing, you can enjoy the game like a slot machine, and it is also visually and audibly fun.You can learn the correspondence between sounds and notes while enjoying the game, and it is also effective in teaching pitch sense and music reading ability. It will be done.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、この発明による音楽ゲーム装置を組
込んだ携帯用鍵盤電子楽器の外観図、第2図は、
同じくそのデイスプレイの拡大図である。第3図
は、この発明による音楽ゲーム装置の基本構成を
示すブロツク図、第4図は、同じくその具体的実
施例を示すブロツク回路図、第5図は、第4図の
音高データ更新部の具体例を示すブロツク回路
図、第6図は、第4図のラツチタイミングパルス
発生回路の具体例を示すブロツク回路図、第7図
は、第4図の判定回路の具体例を示すブロツク回
路図である。第8図及び第9図は、第4図乃至第
7図に示した実施例の動作説明に供する説明図で
ある。第10図は、この発明の他の具体的実施例
を示すブロツク回路図である。第11図は、この
発明による音楽ゲーム装置を電卓に組込んだ実施
例の外観図である。 1…鍵盤、2,2′…スピーカ、3…メインス
イツチ、6,6′…デイスプレイ、7,7′…モー
ド切換スイツチ、8,8′…ゲームスタートスイ
ツチ、9〜12,9′〜12′…ストツプスイツ
チ、13,13′…五線表示器、14,14′…得
点表示器、20…音高データ発生器、21…更新
停止手段、22…楽音発生器、23…判定回路、
24a〜24d…音高データ発生用回路ブロツ
ク、25a〜25d,25…ラツチタイミングパ
ルス発生回路、32…乱数発生器、33…音高デ
ータ更新部。
FIG. 1 is an external view of a portable keyboard electronic musical instrument incorporating a music game device according to the present invention, and FIG.
It is also an enlarged view of the display. FIG. 3 is a block diagram showing the basic configuration of a music game device according to the present invention, FIG. 4 is a block circuit diagram showing a specific embodiment thereof, and FIG. 5 is a pitch data updating section shown in FIG. 6 is a block circuit diagram showing a specific example of the latch timing pulse generation circuit of FIG. 4, and FIG. 7 is a block circuit diagram showing a specific example of the determination circuit of FIG. 4. It is a diagram. FIGS. 8 and 9 are explanatory diagrams for explaining the operation of the embodiment shown in FIGS. 4 to 7. FIG. FIG. 10 is a block circuit diagram showing another specific embodiment of the present invention. FIG. 11 is an external view of an embodiment in which the music game device according to the present invention is incorporated into a calculator. 1... Keyboard, 2, 2'... Speaker, 3... Main switch, 6, 6'... Display, 7, 7'... Mode selection switch, 8, 8'... Game start switch, 9-12, 9'-12' ... Stop switch, 13, 13'... Staff display, 14, 14'... Score display, 20... Pitch data generator, 21... Update stop means, 22... Tone generator, 23... Judgment circuit,
24a to 24d... Pitch data generation circuit block, 25a to 25d, 25... Latch timing pulse generation circuit, 32... Random number generator, 33... Pitch data update section.

Claims (1)

【特許請求の範囲】 1 次の(イ)乃至(ヘ)を備えた音楽ゲーム装置。 (イ) 異なるランダム性の初期値の複数種の時系列
的に更新される音高データを発生する音高デー
タ発生手段、 (ロ) 前記音高データ発生手段からの音高データに
対応した楽音を発生する楽音発生手段、 (ハ) 前記音高データ発生手段からの音高データに
対応する音符を五線譜上に表示する五線表示手
段、 (ニ) 任意のタイミングで押圧可能な操作子の押圧
に応じて前記音高データ発生手段に対して音高
データの更新を前記複数種について順次停止さ
せる更新停止手段、 (ホ) 前記更新停止手段からの最後の停止信号に応
動して前記音高データ発生手段からの複数種の
停止した音高データ同志を比較判別し、その組
合わせからの判定結果を出力する判定手段、 (ヘ) 前記判定手段からの判定結果を報知する表示
又は発音手段、
[Scope of Claims] 1. A music game device comprising the following (a) to (f). (b) Pitch data generating means for generating plural types of pitch data that are updated in time series with initial values of different randomness; (b) musical tones corresponding to the pitch data from the pitch data generating means; (c) staff display means for displaying notes corresponding to the pitch data from the pitch data generation means on a staff score; (d) pressing an operator that can be pressed at any timing; update stopping means for causing the pitch data generating means to sequentially stop updating pitch data for the plurality of types in response to the update stopping means; (e) updating the pitch data in response to a final stop signal from the update stopping means; A determining means for comparing and determining a plurality of types of stopped pitch data from the generating means and outputting a determination result from the combination; (f) a display or sounding means for notifying the determination result from the determining means;
JP57094779A 1982-06-04 1982-06-04 Music game apparatus Granted JPS58212474A (en)

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