JPH01319838A - 非同期エラスティックストアドメモリのジッタ吸収量選択方式 - Google Patents
非同期エラスティックストアドメモリのジッタ吸収量選択方式Info
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- JPH01319838A JPH01319838A JP15447788A JP15447788A JPH01319838A JP H01319838 A JPH01319838 A JP H01319838A JP 15447788 A JP15447788 A JP 15447788A JP 15447788 A JP15447788 A JP 15447788A JP H01319838 A JPH01319838 A JP H01319838A
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- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データの読取りと書込みを非同期かつ同時に可能とする
エラスティックストアドメモリを２面もちいたメモリ回
路でのジッタ吸収量の選択に関し、該エラスティックス
トアドメモリの読み取りと書き込みの周期を長くしてバ
ッファ容量を増加させ、ジッタ吸収量を増大させてデー
タの書き込みと読みだしの衝突によるデータ破壊の機会
を少なくすることを目的とすることを目的とし、並列２
面構成をとりデータ記憶の冗長性をもたせたエラスティ
ックストアドメモリを使用してデータの速度変換を行う
ものにおいて、外部回路から制御データと書き込み制御
信号および読みだし制御信号を入力し、該書き込み制御
信号と該読みだし制御信号を所望の周期に分周して書き
込みリセット信号と読みだし信号を出力する制御部と、
前記書き込みリセット信号を２分周した同一周期の相異
なる極性をもつ二つのゲート信号を生成し、酸二つのゲ
ート信号と前記書き込みリセット信号とを第１のＡＮＤ
と第２のＡＮＤにて合成し、酸二つの書き込み信号を出
力しエラスティックストアドメモリの書き込みを行う第
１ＯＦＦと、前記読みだしリセット信号を２分周した同
一周期の相異なる極性をもつ二つのゲート信号を生成し
、酸二つのゲート信号と前記書き込みリセット信号とを
第３のＡＮＤと第４のＡＮＤにて合成し、酸二つの書き
込み信号を出力しエラスティックストアドメモリの書き
込みを行う第２ＯＦＦとを設け、前記制御部において分
周比を設定しバッファ容量を変化させることによりジッ
タ吸収量の選択を行うように構成する。
エラスティックストアドメモリを２面もちいたメモリ回
路でのジッタ吸収量の選択に関し、該エラスティックス
トアドメモリの読み取りと書き込みの周期を長くしてバ
ッファ容量を増加させ、ジッタ吸収量を増大させてデー
タの書き込みと読みだしの衝突によるデータ破壊の機会
を少なくすることを目的とすることを目的とし、並列２
面構成をとりデータ記憶の冗長性をもたせたエラスティ
ックストアドメモリを使用してデータの速度変換を行う
ものにおいて、外部回路から制御データと書き込み制御
信号および読みだし制御信号を入力し、該書き込み制御
信号と該読みだし制御信号を所望の周期に分周して書き
込みリセット信号と読みだし信号を出力する制御部と、
前記書き込みリセット信号を２分周した同一周期の相異
なる極性をもつ二つのゲート信号を生成し、酸二つのゲ
ート信号と前記書き込みリセット信号とを第１のＡＮＤ
と第２のＡＮＤにて合成し、酸二つの書き込み信号を出
力しエラスティックストアドメモリの書き込みを行う第
１ＯＦＦと、前記読みだしリセット信号を２分周した同
一周期の相異なる極性をもつ二つのゲート信号を生成し
、酸二つのゲート信号と前記書き込みリセット信号とを
第３のＡＮＤと第４のＡＮＤにて合成し、酸二つの書き
込み信号を出力しエラスティックストアドメモリの書き
込みを行う第２ＯＦＦとを設け、前記制御部において分
周比を設定しバッファ容量を変化させることによりジッ
タ吸収量の選択を行うように構成する。
本発明は、データの読取りと書込みを非同期かつ同時に
可能とするエラスティックストアドメモリを２面もちい
たメモリ回路でのジッタ吸収量の選択に関する。
可能とするエラスティックストアドメモリを２面もちい
たメモリ回路でのジッタ吸収量の選択に関する。
一つの地上局と他の地上局間との通信、特に衛星を介し
てのデータ通信においては、途中の伝播路で生じたジッ
タの影響を除去する方式として、並列構成からなり、且
つ書き込みと読みだしが非同期で同時に可能とすること
によりジッタの影響を少なくするエラスティックストア
ドメモリ （以下ＥＳＭと称す）を用いてデータの送受
信が行われる。
てのデータ通信においては、途中の伝播路で生じたジッ
タの影響を除去する方式として、並列構成からなり、且
つ書き込みと読みだしが非同期で同時に可能とすること
によりジッタの影響を少なくするエラスティックストア
ドメモリ （以下ＥＳＭと称す）を用いてデータの送受
信が行われる。
この場合における従来方式でのＥＳＭの制御は、書き込
みと読みだしを一定周期でコントロールされており、こ
のため該ＥＳＭのバッファ容量が固定化されていた。本
来バッファ容量は、外部的要因（例えば伝播路でのジッ
タ等）で変化するものであり、その都度必要とするバッ
ファ容量が異なってくる。従って外部的要因が変化した
場合、同一固定の回路では対処できず、外部的要因に合
わせてバッファ容量の変化する構成をもつ回路の提供が
望まれている。
みと読みだしを一定周期でコントロールされており、こ
のため該ＥＳＭのバッファ容量が固定化されていた。本
来バッファ容量は、外部的要因（例えば伝播路でのジッ
タ等）で変化するものであり、その都度必要とするバッ
ファ容量が異なってくる。従って外部的要因が変化した
場合、同一固定の回路では対処できず、外部的要因に合
わせてバッファ容量の変化する構成をもつ回路の提供が
望まれている。
第４図は従来の一実施例の構成を示す図である。
１は第１ＯＦＦ、２は第１のＡＮＤ、３は第２のＡＮＤ
、４ａは第１のＥＳＭ、４ｂは第２のＥＳＭであり、ま
た５は第２ＯＦＦ、６は第３のＡＮＤ、７は第４のＡＮ
Ｄ、なお８は周波数ｆ１の第１のクロック発振器、９は
周波数ｆ２の第２のクロック発振器である。
、４ａは第１のＥＳＭ、４ｂは第２のＥＳＭであり、ま
た５は第２ＯＦＦ、６は第３のＡＮＤ、７は第４のＡＮ
Ｄ、なお８は周波数ｆ１の第１のクロック発振器、９は
周波数ｆ２の第２のクロック発振器である。
ここでの第１のＥＳＭ４ａまたは第２のＥＳＭ４ｂは、
所謂エラスティックストアドメモリ（以下ＥＳＭと称す
）と称するものであり、二つの入力ポートを持つメモリ
の中の一つのボートを書き込み専用とし、もう一方のポ
ートを読みだし専用とし、両ボートの入力が非同期であ
っても、また動作速度（周波数）が異なっていても書き
込みと読みだしのアドレスが一致しないかぎり、衝突を
回避した伸縮自在なデータの書き込みと読みだしを可能
とするために設けた並列２面構成のメモリである。また
４ａと４ｂの２並列構成とすることにより、一方のメモ
リにおいて異常が起こったとき、例えばデータの書き込
みと読みだしの衝突の発生した時において、他のメモリ
に記憶させる、いわゆるメモリに冗長性をもたせること
によりデータの記憶の信転度を向上させるためである。
所謂エラスティックストアドメモリ（以下ＥＳＭと称す
）と称するものであり、二つの入力ポートを持つメモリ
の中の一つのボートを書き込み専用とし、もう一方のポ
ートを読みだし専用とし、両ボートの入力が非同期であ
っても、また動作速度（周波数）が異なっていても書き
込みと読みだしのアドレスが一致しないかぎり、衝突を
回避した伸縮自在なデータの書き込みと読みだしを可能
とするために設けた並列２面構成のメモリである。また
４ａと４ｂの２並列構成とすることにより、一方のメモ
リにおいて異常が起こったとき、例えばデータの書き込
みと読みだしの衝突の発生した時において、他のメモリ
に記憶させる、いわゆるメモリに冗長性をもたせること
によりデータの記憶の信転度を向上させるためである。
第１のＦＦＩと第１のＡＮＤ２と第２のＡＮＤ３は、第
１のクロック周波数ｆ、に同期しており、第２のＦＦ５
と第３のＡＮＤ６と第４のＡＮＤ７とは、第２のクロッ
ク周波数ｆ２に同期して動作している。また第１のＥＳ
Ｍ４ａと第２のＥＳＭ４ｂの書き込み側は第１のクロッ
ク周波数ｆ、に同期して動作しており、また反対側の読
みだし側は、第２のクロック周波数ｆ２にそれぞれ同期
しており、両クロックは位相制御ループで制御されてい
る。
１のクロック周波数ｆ、に同期しており、第２のＦＦ５
と第３のＡＮＤ６と第４のＡＮＤ７とは、第２のクロッ
ク周波数ｆ２に同期して動作している。また第１のＥＳ
Ｍ４ａと第２のＥＳＭ４ｂの書き込み側は第１のクロッ
ク周波数ｆ、に同期して動作しており、また反対側の読
みだし側は、第２のクロック周波数ｆ２にそれぞれ同期
しており、両クロックは位相制御ループで制御されてい
る。
第５図は従来方法での書き込み／読みだしのタイミング
を示す図である。以下第４図を併用して第５図を説明す
る。なお、データ構成例として１フレームが２４クロツ
クからなるものを例とする。
を示す図である。以下第４図を併用して第５図を説明す
る。なお、データ構成例として１フレームが２４クロツ
クからなるものを例とする。
第５図（Ｂ）に示す２４クロツク／１フレームの書き込
みリセット信号（以下＊ＷＲ信号と称す）を第１のＦＦ
Ｉに入力すると、２分周された４８クロツク毎に正と負
の繰り返しゲートを第１のＦＦ１の端子Ｑより出力する
。一方第１のＦＦＩの端子＊Ｑからは、端子Ｑの出力と
逆極性の負と正の繰り返しゲートを出力する。この端子
Ｑからの出力と＊ＷＲ信号は、第１のＡＮＤ２で合成さ
れて（Ｃ）に示す書き込み信号１ （＊ＷＲ１信号）を
出力し、書き込みクロック（ＷＣＬＫ）が１クロツク入
力する毎に入力データ（Ｄｉ）を第１の８３Ｍ４ａに書
き込む。また同様に、第２のＡＮＤ３から第５図（Ｄ）
に示す書き込み信号（＊ＷＲ２信号）を出力し、第２の
８３Ｍ４ｂに入力データ（Ｄｉ）を書き込む。
みリセット信号（以下＊ＷＲ信号と称す）を第１のＦＦ
Ｉに入力すると、２分周された４８クロツク毎に正と負
の繰り返しゲートを第１のＦＦ１の端子Ｑより出力する
。一方第１のＦＦＩの端子＊Ｑからは、端子Ｑの出力と
逆極性の負と正の繰り返しゲートを出力する。この端子
Ｑからの出力と＊ＷＲ信号は、第１のＡＮＤ２で合成さ
れて（Ｃ）に示す書き込み信号１ （＊ＷＲ１信号）を
出力し、書き込みクロック（ＷＣＬＫ）が１クロツク入
力する毎に入力データ（Ｄｉ）を第１の８３Ｍ４ａに書
き込む。また同様に、第２のＡＮＤ３から第５図（Ｄ）
に示す書き込み信号（＊ＷＲ２信号）を出力し、第２の
８３Ｍ４ｂに入力データ（Ｄｉ）を書き込む。
この第１の８３Ｍ４ａと第２の８３Ｍ４ｂの書き込みの
関係を第５図（Ａ）に示す。まず、＊ＷＲ１信号が入力
すると、第１の８３Ｍ４ａは２４ビツトの書き込みう行
う。次に第１の８３Ｍ４ａの書き込みが２４ビツトに達
して書き込みを終了すると第２の８３Ｍ４ｂの書き込み
が始まり、その書き込みが終わると次は第１の８３Ｍ４
ａの書き込みへと順次に移って行く。
関係を第５図（Ａ）に示す。まず、＊ＷＲ１信号が入力
すると、第１の８３Ｍ４ａは２４ビツトの書き込みう行
う。次に第１の８３Ｍ４ａの書き込みが２４ビツトに達
して書き込みを終了すると第２の８３Ｍ４ｂの書き込み
が始まり、その書き込みが終わると次は第１の８３Ｍ４
ａの書き込みへと順次に移って行く。
この第１の８３Ｍ４ａまたは第２の８３Ｍ４ｂの書き込
み中に、読みだしリセット信号（＊ＲＲ）が第２のＦＦ
５に入力し、第１のＦＦ１と第１のＡＮＤ２と第２のＡ
ＮＤ３と同様に、第３のＡＮＤ６と第４のＡＮＤ７を動
作させて第１の８３Ｍ４ａかまたは第２の８３Ｍ４ｂか
ら読みだしを行うことは可能である。その状態を第５図
（Ａ）に示す第１の８３Ｍ４ａの書き込みまたは第２の
８３Ｍ４ｂの読みだしとして記載した通りに行われる。
み中に、読みだしリセット信号（＊ＲＲ）が第２のＦＦ
５に入力し、第１のＦＦ１と第１のＡＮＤ２と第２のＡ
ＮＤ３と同様に、第３のＡＮＤ６と第４のＡＮＤ７を動
作させて第１の８３Ｍ４ａかまたは第２の８３Ｍ４ｂか
ら読みだしを行うことは可能である。その状態を第５図
（Ａ）に示す第１の８３Ｍ４ａの書き込みまたは第２の
８３Ｍ４ｂの読みだしとして記載した通りに行われる。
即ちこの読みだしは、第１の８３Ｍ４ａ、次に第２の８
３Ｍ４ｂ、次に第１の８３Ｍ４ａへと移って行（。
３Ｍ４ｂ、次に第１の８３Ｍ４ａへと移って行（。
然しなから、たとえば第１の８３Ｍ４ａの書き込み中に
おいて、同一の第１の８３Ｍ４ａから読みだす場合の衝
突の回避のために第５図（Ｅ）に示すような第１の８３
Ｍ４ａの禁止領域としての時間Ｔ、が設けられている。
おいて、同一の第１の８３Ｍ４ａから読みだす場合の衝
突の回避のために第５図（Ｅ）に示すような第１の８３
Ｍ４ａの禁止領域としての時間Ｔ、が設けられている。
この時間Ｔ、にデータを書き込み中のときに、データの
読みだしを行ってはならないし、またデータの読みだし
を行えばデータ破壊が生ずる。このために第１の８３Ｍ
４ａの読みだし可能領域は、２フレームから時間Ｔ１を
差し引いた約２フレームの時間Ｔ２となる。
読みだしを行ってはならないし、またデータの読みだし
を行えばデータ破壊が生ずる。このために第１の８３Ｍ
４ａの読みだし可能領域は、２フレームから時間Ｔ１を
差し引いた約２フレームの時間Ｔ２となる。
勿論この約２フレームの時間Ｔ２に読みだしリセット信
号（ｋＲＲ）が入力しても、データの破壊はなく読みた
しが可能である。なお、第２の８３Ｍ４ｂの読みだしの
可能領域は、第５図（Ｆ）に示すごとく約２フレームの
時間Ｔ４と示した時間である。
号（ｋＲＲ）が入力しても、データの破壊はなく読みた
しが可能である。なお、第２の８３Ｍ４ｂの読みだしの
可能領域は、第５図（Ｆ）に示すごとく約２フレームの
時間Ｔ４と示した時間である。
上記したような書き込みと読みだしの動作中において、
例えばデータや第１、第２のクロック周波数等がジッタ
により揺動するときには、書き込み時間および読み取り
時間が回路により固定化された一定値（例では２フレー
ム）であるため、第１の８３Ｍ４ａまたは第２の８３Ｍ
４ｂの禁止領域を一定に確保することは不可能となる。
例えばデータや第１、第２のクロック周波数等がジッタ
により揺動するときには、書き込み時間および読み取り
時間が回路により固定化された一定値（例では２フレー
ム）であるため、第１の８３Ｍ４ａまたは第２の８３Ｍ
４ｂの禁止領域を一定に確保することは不可能となる。
結果としてジッタの変動により書き込みと読みだしの衝
突の機会が多くなるようになる。
突の機会が多くなるようになる。
従って、データやクロック周波数等がジッタにより揺動
するときにエラスティックストアドメモリの書き込み中
の読みだしを行う時は、両アクセスにおけるデータの読
みだしの衝突の機会が多くなる。
するときにエラスティックストアドメモリの書き込み中
の読みだしを行う時は、両アクセスにおけるデータの読
みだしの衝突の機会が多くなる。
本発明は、該ＥＳＭの読み取りと書き込みの周期を長く
してバッファ容量を増加させ、ジッタ吸収量を増大させ
てデータの衝突によるデータ破壊の機会を少なくするこ
とを目的とする。
してバッファ容量を増加させ、ジッタ吸収量を増大させ
てデータの衝突によるデータ破壊の機会を少なくするこ
とを目的とする。
第１図は本発明の一実施例の構成を示す図である。
図中、１０は制御部であり、外部回路から制御データと
書き込み制御信号および読みだし制御信号を入力し、所
望の周期に分周した書き込みリセット信号と読みだし信
号を出力するもの、１は第１のＦＦであり、書き込みリ
セット信号を２分周して各々が同一周期でかつ相異なる
極性をもつ二つのゲート信号を生成し、該ゲート信号と
書き込みリセット信号を第１のＡＮＤ２と第２のＡＮＤ
３においてそれぞれを合成して二つの書き込み信号を
出力し、エラスティックストアドメモリ４ ａ ’−４
ｂの書き込みを行うもの、また５は第２ＯＦＦであり、
該読みだしリセット信号を２分周して各々が同一周期で
かつ相異なる極性をもつ二つのゲート信号を生成し、該
ゲート信号と書き込みリセット信号とを第３のＡＮＤ６
と第４のＡＮＤ７においてそれぞれを合成して、二つの
書き込み信号を出力してエラスティックストアドメモリ
４ａ。
書き込み制御信号および読みだし制御信号を入力し、所
望の周期に分周した書き込みリセット信号と読みだし信
号を出力するもの、１は第１のＦＦであり、書き込みリ
セット信号を２分周して各々が同一周期でかつ相異なる
極性をもつ二つのゲート信号を生成し、該ゲート信号と
書き込みリセット信号を第１のＡＮＤ２と第２のＡＮＤ
３においてそれぞれを合成して二つの書き込み信号を
出力し、エラスティックストアドメモリ４ ａ ’−４
ｂの書き込みを行うもの、また５は第２ＯＦＦであり、
該読みだしリセット信号を２分周して各々が同一周期で
かつ相異なる極性をもつ二つのゲート信号を生成し、該
ゲート信号と書き込みリセット信号とを第３のＡＮＤ６
と第４のＡＮＤ７においてそれぞれを合成して、二つの
書き込み信号を出力してエラスティックストアドメモリ
４ａ。
４ｂの書き込みを行うものである。
上記の前記制御部１０では、該分周比を任意に設定して
バッファ容量を可変増大させることによりジッタ吸収量
の選択行うように構成する。
バッファ容量を可変増大させることによりジッタ吸収量
の選択行うように構成する。
本発明では第１図に示す如く、外部回路から制御データ
と書き込み制御信号と読みだし制御信号を制御部１０に
入力し、所望の周期に分周された書き込みリセット信号
と読みだし信号を出力するようにし、該両信号を第１の
ＦＦＩと第２のＦＦ５によりを２分周した後、第１のＡ
ＮＤ２と第２のＡＮＤ３、および第３のＡＮＤ６と第４
のＡＮＤ７にてそれぞれを合成してエラスティックスト
アドメモリ４ａ、４ｂの書き込み、または読みだしを行
うようにする。
と書き込み制御信号と読みだし制御信号を制御部１０に
入力し、所望の周期に分周された書き込みリセット信号
と読みだし信号を出力するようにし、該両信号を第１の
ＦＦＩと第２のＦＦ５によりを２分周した後、第１のＡ
ＮＤ２と第２のＡＮＤ３、および第３のＡＮＤ６と第４
のＡＮＤ７にてそれぞれを合成してエラスティックスト
アドメモリ４ａ、４ｂの書き込み、または読みだしを行
うようにする。
従って制御部１０の分周比を任意に設定してバッファ容
量を可変とすることによりジッタ吸収量の選択すること
が可能となる。
量を可変とすることによりジッタ吸収量の選択すること
が可能となる。
第１図は従来の一実施例の構成を示す図である。
１は第１ＯＦＦ、２は第１のＡＮＤ、３は第２のＡＮＤ
、４ａは第１のＥＳＭ、４ｂは第２のＥＳＭであり４ａ
と４ｂは並列構成からなるもの、５は第２ＯＦＦ、６は
第３のＡＮＤ、７は第４のＡＮＤ、なお１０は本発明の
制御部である。なお第４図の従来例で示した８の周波数
ｆ、の第１のクロック発振器、９の周波数ｆ２の第２の
クロック発振器は省略して記載しである。
、４ａは第１のＥＳＭ、４ｂは第２のＥＳＭであり４ａ
と４ｂは並列構成からなるもの、５は第２ＯＦＦ、６は
第３のＡＮＤ、７は第４のＡＮＤ、なお１０は本発明の
制御部である。なお第４図の従来例で示した８の周波数
ｆ、の第１のクロック発振器、９の周波数ｆ２の第２の
クロック発振器は省略して記載しである。
また第２図は本発明の方法での書き込み／読みだしのタ
イミングを示す図、第３図は本発明に用いる制御部１０
の構成を示す図である。
イミングを示す図、第３図は本発明に用いる制御部１０
の構成を示す図である。
以下、第１図、第２図、第３図を用いて本発明を説明す
るが、従来例と重複する部分についてはその説明を簡略
化する。
るが、従来例と重複する部分についてはその説明を簡略
化する。
第１図においての制御部１０は、Ｈ゛ レベルの制御デ
ータと書き込み制御信号（＊ＷＲＭ）と読みだし制御信
号（＊ＲＲＭ）とを入力し、制御部１０からは所望の周
期に分周した書き込みリセット信号（＊ＷＲＧ）と読み
だし信号（＊ＲＲＧ）を出力する。（制御部１０につい
ての詳細については第３図にて後記する。） 第１ＯＦＦＩと第１のＡＮＤ２と第２のＡＮＤ３は第１
のクロック周波数ｆ、に同期して動作している。また第
２のＦＦ５と第３のＡＮＤ６と第４めＡＮＤ７とは、第
２のクロック周波数ｆ２に同期して動作している。また
第１のＥＳＭ４ａと第２のＥＳＭ４ｂの書き込み側は第
１のクロック周波数ｆ、に、また読みだし側は、第２の
クロック周波数ｆ２にそれぞれ同期して動作をし、両ク
ロックは位相制御ループで制御されていることは第４図
の従来の一実施例の構成を示す図と同一である。
ータと書き込み制御信号（＊ＷＲＭ）と読みだし制御信
号（＊ＲＲＭ）とを入力し、制御部１０からは所望の周
期に分周した書き込みリセット信号（＊ＷＲＧ）と読み
だし信号（＊ＲＲＧ）を出力する。（制御部１０につい
ての詳細については第３図にて後記する。） 第１ＯＦＦＩと第１のＡＮＤ２と第２のＡＮＤ３は第１
のクロック周波数ｆ、に同期して動作している。また第
２のＦＦ５と第３のＡＮＤ６と第４めＡＮＤ７とは、第
２のクロック周波数ｆ２に同期して動作している。また
第１のＥＳＭ４ａと第２のＥＳＭ４ｂの書き込み側は第
１のクロック周波数ｆ、に、また読みだし側は、第２の
クロック周波数ｆ２にそれぞれ同期して動作をし、両ク
ロックは位相制御ループで制御されていることは第４図
の従来の一実施例の構成を示す図と同一である。
第２図は本発明の方法での書き込み／読みだしのタイミ
ングを示す図である。第２図（Ｂ）に示すように、１フ
レームが２４クロツクからなる書き込み制御信号（以下
＊ＷＲＭ信号Ｊ称す）と読みだし制御信号（以下＊ＲＲ
Ｍ信号と称す）を制御部１０に入力して４分周し、書き
込みリセット信号（＊ＷＲＧ）と読みだしリセット信号
（＊ＲＲＧ）を出力して第１のＦＦＩと第２のＦＦ５に
入力する。なおここで４分周としだ分周比は制御部１０
において任意に設定可能である。
ングを示す図である。第２図（Ｂ）に示すように、１フ
レームが２４クロツクからなる書き込み制御信号（以下
＊ＷＲＭ信号Ｊ称す）と読みだし制御信号（以下＊ＲＲ
Ｍ信号と称す）を制御部１０に入力して４分周し、書き
込みリセット信号（＊ＷＲＧ）と読みだしリセット信号
（＊ＲＲＧ）を出力して第１のＦＦＩと第２のＦＦ５に
入力する。なおここで４分周としだ分周比は制御部１０
において任意に設定可能である。
第１のＦＦＩでは、上記の４分周した＊ＷＲＧ信号を更
に２分周し、第２図（Ｃ）に示すように第２のＡＮＤ３
からは８フレーム毎に負極性となる書き込み信号１
（＊ＷＲ信号１）を出力し、書き込みクロックにより入
力データを第１のＥＳＭ４ａに書き込む。
に２分周し、第２図（Ｃ）に示すように第２のＡＮＤ３
からは８フレーム毎に負極性となる書き込み信号１
（＊ＷＲ信号１）を出力し、書き込みクロックにより入
力データを第１のＥＳＭ４ａに書き込む。
また同様に、第１のＡＮＤ２から第２図（Ｄ）に示す書
き込み信号（＊ＷＲ２信号）を出力して第２のＥＳＭ４
ｂに入力データ（Ｄｉ）を書き込む。
き込み信号（＊ＷＲ２信号）を出力して第２のＥＳＭ４
ｂに入力データ（Ｄｉ）を書き込む。
この第１のＥＳＭ４ａと第２のＥＳＭ４ｂの書き込みは
、第２図（Ａ）に示すように第１のＥＳＭ４２％次に第
２のＥＳＭ４ｂに、更に次は第１０Ｅ Ｓ Ｍ ４ ａ
の書き込みへと９６ビツトづつ順次に書き込んでゆく。
、第２図（Ａ）に示すように第１のＥＳＭ４２％次に第
２のＥＳＭ４ｂに、更に次は第１０Ｅ Ｓ Ｍ ４ ａ
の書き込みへと９６ビツトづつ順次に書き込んでゆく。
従ってこの場合の書き込みバッファ容量は、従来例の２
４ビツトの４倍となる。
４ビツトの４倍となる。
この第１のＥＳＭ４ａまたは第２のＥＳＭ４ｂの書き込
み中に読みだしする場合は、読みだし制御信号（＊ＲＲ
Ｇ）を第２のＦＦ５に入力して第３のＡＮＤ６と第４の
ＡＮＤ７を動作させ、第１のＥＳＭ４ａかまたは第２の
ＥＳＭ４ｂから読みだしを行うことは従来例と同様であ
り、その状態を第２図（Ａ）に示す。この読みだしは、
第１のＥ Ｓ Ｍ ４ ａ 、第２のＥＳＭ４ｂ、更に
第１のＥＳＭ４ａ・・・の順に行ってゆく。
み中に読みだしする場合は、読みだし制御信号（＊ＲＲ
Ｇ）を第２のＦＦ５に入力して第３のＡＮＤ６と第４の
ＡＮＤ７を動作させ、第１のＥＳＭ４ａかまたは第２の
ＥＳＭ４ｂから読みだしを行うことは従来例と同様であ
り、その状態を第２図（Ａ）に示す。この読みだしは、
第１のＥ Ｓ Ｍ ４ ａ 、第２のＥＳＭ４ｂ、更に
第１のＥＳＭ４ａ・・・の順に行ってゆく。
なお第１のＥＳＭ４ａの書き込み中において、同一の第
１のＥＳＭ４ａから読みだす場合のデータ衝突の回避の
ために、第２図（Ｅ）に示すように第１のＥＳＭ４ ａ
の禁止領域としての時間Ｔ１が設けられている。この時
間Ｔ、においてのデータを書き込み中のときにデータの
読みだしを行ってはならないし、またデータの読みだし
を行えばデータ破壊が生ずる。なお第２のＥＳＭ４ ｂ
の場合も同様である。
１のＥＳＭ４ａから読みだす場合のデータ衝突の回避の
ために、第２図（Ｅ）に示すように第１のＥＳＭ４ ａ
の禁止領域としての時間Ｔ１が設けられている。この時
間Ｔ、においてのデータを書き込み中のときにデータの
読みだしを行ってはならないし、またデータの読みだし
を行えばデータ破壊が生ずる。なお第２のＥＳＭ４ ｂ
の場合も同様である。
このとき第１のＥＳＭ４ａと第２のＥＳＭ４ｂの読みだ
し可能領域は、約８フレームの時間Ｔ２と時間Ｔ４なり
、従来例の約２フレームに対して４倍の読みだしバッフ
ァ容量となる。
し可能領域は、約８フレームの時間Ｔ２と時間Ｔ４なり
、従来例の約２フレームに対して４倍の読みだしバッフ
ァ容量となる。
なお第３図は、本発明に用いる制御部１０の構成を示す
図である。図中、１０１は入出力レジスタ、１０２〜１
０５は書き込み側の回路を示し、１０２は第１のカウン
タ、１０３は第１のＩＮＶ、１０４は第２のＴＮＶ、１
０５は第１のＮＡＮＤである。また、１０６〜１０９は
読みだし側の回路を示し、１０６は第２のカウンタ、１
０７は第３のＩＮＶ、１０８は第４のＩＮＶ、１０９は
第２のＮＡＮＤである。
図である。図中、１０１は入出力レジスタ、１０２〜１
０５は書き込み側の回路を示し、１０２は第１のカウン
タ、１０３は第１のＩＮＶ、１０４は第２のＴＮＶ、１
０５は第１のＮＡＮＤである。また、１０６〜１０９は
読みだし側の回路を示し、１０６は第２のカウンタ、１
０７は第３のＩＮＶ、１０８は第４のＩＮＶ、１０９は
第２のＮＡＮＤである。
入出力レジスタ１０１には、“Ｈ′ レベルまたは“Ｌ
′ レベルの信号を入力する。°Ｈ゛ レベルの信号が
入力すると４ビツト構成のデータを出力し、その出力は
第１のカウンタ１０２と第２のカウンタ１０６の端子Ａ
、Ｂ、Ｃ，Ｄにそれぞれ人力する。
′ レベルの信号を入力する。°Ｈ゛ レベルの信号が
入力すると４ビツト構成のデータを出力し、その出力は
第１のカウンタ１０２と第２のカウンタ１０６の端子Ａ
、Ｂ、Ｃ，Ｄにそれぞれ人力する。
第１のカウンタ１０２と第２のカウンタ１０６はいずれ
も１６進数のカウンタである。
も１６進数のカウンタである。
いま例として書き込み側の動作を説明する。入出力レジ
スタ１０１の出力が１１００（１６進数のＣに相当する
データ）であり第１のカウンタ１０２の入力端子Ａ、Ｂ
、Ｃ，Ｄが１．１．０．０にそれぞれをロードするとき
に、第１のカウンタ１０２の入力端子ＣＬＫに書き込み
信号（＊ＷＲＭ）が入力するときには、第１のカウンタ
１０２の出力端子ｃｏからは１６−Ｃ＝４の演算をした
出力、即ち４分周された信号を出力し、該４分周された
信号と第１のＩ Ｎ Ｖ １０３を介する）ｋＷＲＭ信
号を第１のＡ Ｎ Ｄ １０５により合成して書き込み
リセット信号（＊ＷＲＧ）を第１のＡ Ｎ Ｄ １０５
より出力する。°この第１のＡＮＤ１０５からの出力は
、第１のＥＳＭ４ ａへの書き込み動作を行う。また読
みだし側の第２のカウンタ１０６と第３のＩＮＶ１０７
と第４のＩＮＶ１０８にて生成した信号は、第２のＮＡ
Ｎ Ｄ １０９により合成されて読みだしリセット信
号（＊ＲＲＧ）を出力して第１のＥＳＭ４ａと第２のＥ
ＳＭ４ｂからの読みだしを行うことは上記した書き込み
側と同様である。
スタ１０１の出力が１１００（１６進数のＣに相当する
データ）であり第１のカウンタ１０２の入力端子Ａ、Ｂ
、Ｃ，Ｄが１．１．０．０にそれぞれをロードするとき
に、第１のカウンタ１０２の入力端子ＣＬＫに書き込み
信号（＊ＷＲＭ）が入力するときには、第１のカウンタ
１０２の出力端子ｃｏからは１６−Ｃ＝４の演算をした
出力、即ち４分周された信号を出力し、該４分周された
信号と第１のＩ Ｎ Ｖ １０３を介する）ｋＷＲＭ信
号を第１のＡ Ｎ Ｄ １０５により合成して書き込み
リセット信号（＊ＷＲＧ）を第１のＡ Ｎ Ｄ １０５
より出力する。°この第１のＡＮＤ１０５からの出力は
、第１のＥＳＭ４ ａへの書き込み動作を行う。また読
みだし側の第２のカウンタ１０６と第３のＩＮＶ１０７
と第４のＩＮＶ１０８にて生成した信号は、第２のＮＡ
Ｎ Ｄ １０９により合成されて読みだしリセット信
号（＊ＲＲＧ）を出力して第１のＥＳＭ４ａと第２のＥ
ＳＭ４ｂからの読みだしを行うことは上記した書き込み
側と同様である。
即ち本発明は、制御部１０を設けて書き込みと読みだし
の周期を任意に可変するようにしてバッファ容量を増大
するようにし、例えばデータや第１のクロック周波数、
第２のクロック周波数等がジツタにより揺動しても、そ
れに対応するように周期を選択することにより、バッフ
ァ容量を増大してジッタの変動による書き込みと読みだ
しの衝突の機会を小さくするようにするものである。
の周期を任意に可変するようにしてバッファ容量を増大
するようにし、例えばデータや第１のクロック周波数、
第２のクロック周波数等がジツタにより揺動しても、そ
れに対応するように周期を選択することにより、バッフ
ァ容量を増大してジッタの変動による書き込みと読みだ
しの衝突の機会を小さくするようにするものである。
以上説明したように、本発明によれば、エラスティック
ストアドメモリのバッファ容量を可変とすることにより
ジッタ吸収量を増大させることが出来る。
ストアドメモリのバッファ容量を可変とすることにより
ジッタ吸収量を増大させることが出来る。
この結果、システムに応じたジッタ吸収量の設定が可能
となる。
となる。
第１図は本発明の一実施例の構成を示す図、第２図は本
発明の方法での書き込み／読みだしのタイミングを示す
図、 第３図は本発明に用いる制御部１０の構成を示す図、第
４図は従来の一実施例の構成を示す図、第５図は従来方
法での書き込み／読みだしのタイミングを示す図、 である。 図において、 ■は第１ＯＦＦ、２は第１のＡＮＤ、 ３は第２のＡＮＤ、 ４ａは第１のＥＳＭ、４ｂは第２０ＥＳＭ、５は第２の
ＦＦ、６は第３のＡＮＤ、 ７は第４のＡＮＤ。 を示す。 第２図 ４４−’小ｚＴす丁＼１βソ＠７Ｑ ｒｏｓｊ−ＩＡ”
ｅ；ｆ−’Ｔｍ第３図 コセロ
発明の方法での書き込み／読みだしのタイミングを示す
図、 第３図は本発明に用いる制御部１０の構成を示す図、第
４図は従来の一実施例の構成を示す図、第５図は従来方
法での書き込み／読みだしのタイミングを示す図、 である。 図において、 ■は第１ＯＦＦ、２は第１のＡＮＤ、 ３は第２のＡＮＤ、 ４ａは第１のＥＳＭ、４ｂは第２０ＥＳＭ、５は第２の
ＦＦ、６は第３のＡＮＤ、 ７は第４のＡＮＤ。 を示す。 第２図 ４４−’小ｚＴす丁＼１βソ＠７Ｑ ｒｏｓｊ−ＩＡ”
ｅ；ｆ−’Ｔｍ第３図 コセロ
Claims (1)
- 【特許請求の範囲】 並列２面構成をとりデータ記憶の冗長性をもたせたエラ
ステイックストアドメモリ（４ａ，４ｂ）を使用してデ
ータの速度変換を行うものにおいて、外部回路から制御
データと書き込み制御信号および読みだし制御信号を入
力し、該書き込み制御信号と該読みだし制御信号を所望
の周期に分周して書き込みリセット信号と読みだし信号
を出力する制御部（１０）と、 前記書き込みリセット信号を２分周して同一周期の相異
なる極性をもつ二つのゲート信号を生成し、該二つのゲ
ート信号と前記書き込みリセット信号とを第１のＡＮＤ
（２）と第２のＡＮＤ（３）にて合成し、該二つの書き
込み信号を出力しエラステイックストアドメモリ（４ａ
，４ｂ）の書き込みを行う第１のＦＦ（１）と、 前記読みだしリセット信号を２分周した同一周期の相異
なる極性をもつ二つのゲート信号を生成し、該二つのゲ
ート信号と前記書き込みリセット信号とを第３のＡＮＤ
（６）と第４のＡＮＤ（７）にて合成し、該二つの書き
込み信号を出力しエラステイックストアドメモリ（４ａ
，４ｂ）の書き込みを行う第２のＦＦ（７）とを設け、 前記制御部（１０）において分周比を設定しバッファ容
量を変化させることによりジッタ吸収量の選択を行う事
を特徴とする非同期エラステイックストアドメモリのジ
ッタ吸収量選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15447788A JP2625908B2 (ja) | 1988-06-21 | 1988-06-21 | 非同期エラスティックストアドメモリのジッタ吸収量選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15447788A JP2625908B2 (ja) | 1988-06-21 | 1988-06-21 | 非同期エラスティックストアドメモリのジッタ吸収量選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01319838A true JPH01319838A (ja) | 1989-12-26 |
| JP2625908B2 JP2625908B2 (ja) | 1997-07-02 |
Family
ID=15585108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15447788A Expired - Lifetime JP2625908B2 (ja) | 1988-06-21 | 1988-06-21 | 非同期エラスティックストアドメモリのジッタ吸収量選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236395A (ja) * | 1994-06-03 | 2006-09-07 | Hynix Semiconductor Inc | コンピュータ用バスインタフェース |
-
1988
- 1988-06-21 JP JP15447788A patent/JP2625908B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236395A (ja) * | 1994-06-03 | 2006-09-07 | Hynix Semiconductor Inc | コンピュータ用バスインタフェース |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2625908B2 (ja) | 1997-07-02 |
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