JPH01311367A

JPH01311367A - アダマール変換器

Info

Publication number: JPH01311367A
Application number: JP63141828A
Authority: JP
Inventors: Mitsuru Maeda; 充前田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-06-10
Filing date: 1988-06-10
Publication date: 1989-12-15
Anticipated expiration: 2015-07-04
Also published as: JP3059441B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は所定の入力マトリクスに直交変換を施す直交変
換器、特にｎ行ｎ列の入力マトリクスから１クロツクに
ｎ個（１列分）の要素を入力し［従来の技術］第７図は、直交変換器の一般的な使用方法である。一般
にｎ行ｎ列のマトリクスの演算を行う場合、入力マトリ
クスを構成するためのｎライン分のバッファ１が必要不
可欠である。このｎライン部のデータが直交変換器２に
入力され、変換結果が信号処理部３に出力される。従っ
て、直交変換器２には１列分のｎ個のデータが一度に入
力される。

第８図は従来例の直交変換器の構成例である。

ここでは、説明の為に４×４のアダマール変換を例にと
り、回路構成は高速アダマール変換アルゴリズムに基づ
くものを説明する。ｌｌａ〜ｌｉｐはラッチであり、１
列分の４要素の入力をラッチし、４×４要素をパラレル
出力する。１２ａ〜１２ｄは加減算器群からなる演算器
であり、１３は出力用のラッチである。このアダマール
変換を実現するためには、３２組のラッチと演算器１２
ａ〜１２ｄ内に６４個の加減算器が必要である。

このため、各要素を８ビツトの入力とすると、出力は１
０ビツトとなり、データの入出力ビンだけで１９６ビン
となってしまい、これらの規模からハードウェア化更に
ＩＣ化が困難であった。

また、従来の直交変換器を駆動するには複雑な制御を必
要とした。

［発明が解決しようとする課題］本発明は、上述従来例の欠点を除去し、ハードウェアの
規模を縮小するとともに簡易なりロックで高速に演算処
理を行う直交変換器を提供する。

［課題を解決するための手段］この課題を解決するために、本発明の直交変換器は、所
定の入力マトリクスに対して直交変換を施し、所定の出
力マトリクスを得る直交変換器において、前記入力マトリクスの１列分の要素を入力する入力手段
と、前記１列分の各要素間で加減算をする第１の演算手
段と、該第１の演算手段の出力をラッチする複数のラッ
チからなるラッチ手段と、該ラッチ手段の出力から前記
出力マトリクスの行又は列数に対応する出力を選択して
、選択された各出力間で加減算をする第２の演算手段と
を備える。

ここで、入力マトリクス及び出力マトリクスをｎ行ｎ列
（ｎは２の倍数）とする場合に、第１の演算手段及び第
２の演算手段は、２項加減算器ｎ個を１段として、ｎ　
／　２段で構成される。

又、入力マトリクス及び出力マトリクスをｎ行ｎ列（ｎ
は２の倍数）とする場合に、ラッチ手段は、（ｎＸ　（
ｎ−’１　）　＋　（ｎ”　／２）］個のラッチからな
り、１列がｎ個のラッチから成って、ラッチクロック毎に隣
りのラッチに１方向にデータを転送するラッチラインを
構成し、第ｉ行のラッチラインが［ｎ＋（ｉ−１）］個のラッチ
で構成される。

又、入力マトリクス及び出力マトリクスをｎ行ｎ列（ｎ
は２の倍数）とする場合に、ラッチ部は、［ｎＸ　（ｎ
−２）　＋　（ｎ”　７２）］個のラッチからなり、１列がｎ個のラッチから成って、ラッチクロック毎に隣
りのラッチに１方向にデータを転送するラッチラインを
構成し、第ｉ行のラッチラインが（（ｎ−１）　＋　（ｉ　−１
）］個のラッチで構成される。

又、直交変換はアダマール変換である。

［作用］かかる構成において、入力手段から入力された入力マト
リクスの１列分の要素は、第１の演算手段で各要素間で
加減算をされ、演算結果の出力をラッチ手段の複数のラ
ッチにラッチし、第２の演算手段は該ラッチ手段の出力
から、前記出力マトリクスの行又は列数に対応する出力
を選択して、選択された各出力間で加減算をする。

［実施例コ以下、実施例を挙げて説明する。本実施例では、アダマ
ール変換を例にとって説明する。

まずアダマール変換の概略を記述する。これはアダマー
ル行列による線形変換である。ここでは、２行２列のア
ダマール変換の例を示す。今、第９図の（ａ）に示すよ
うな２行２列のマトリクスを、１次元ベクトルＸに配列
する。

つまり、ＸはＸ”　［Ｘ１１．　　Ｘ１２１　Ｘ２１１　Ｘ２２］　
”　　”’　（１）ただし、Ｔは転置行列を表わす。

これに、４×４のアダマール行列Ｈ３を用いてアダマー
ル変換を施した結果を、第９図の（ｂ）に示したような
２行２列のマトリクスを１次元ベクトルで表わしたＹと
する。

つまり、ＹはＹ”　　［ｙ＋＋、　　ｙｔ□＋　　ｙｚ＋＋　　３／
＊ａｌ　”　　　・・・　（２）である。

アダマール変換の式からＹ”　　（Ｈ２・Ｘ）　　・・・（３）となる。

ここで、アダマール行列Ｈ３は、である、従って、Ｙの各要素は以下のように求められる
。

５’１１＝　１／２　（Ｘｚ＋Ｘ＋ａ＋Ｘ＊＋＋Ｘｚ２
）：Ｊｒｚ＝　１／２　（ＸｚｔＸ＋１−Ｘｚｔ　　Ｘ
ｚｔ）：Ｊ２．＝　１／２　　（Ｘｚ　　Ｘｚｚ−Ｘ１
＋Ｘ２２）ｙｚｚ＝　１　／２　　（Ｘｌｌ−Ｘ１２十
Ｘ２１−　Ｘ２２）く第１実施例〉第１図は第１実施例の直交変換器の構成図である。１９
は外部からクロックを入力する端子、２０．２１は外部
例えば２ラインバツフアから入力マトリクスの１列分の
データをとり込む端子、２２ａ、２２ｂは入力されたデ
ータをラッチするラッチ、２３は２項加算器、２４は２
項減算器である。２５ａ〜２５ｅは、加算器２３又は減
算器２４からの出力をシフトしてラッチするためのラツ
・チ、２６ａ、２６ｂはセレクタ、２７は２項加算器、
２８は２項減算器、２９ａ、２９ｂは結果を出力するた
めのラッチ、３０ａ、３０ｂは結果を出力する端子、３
１は２進カウンタである。

第２図は第１実施例の直交変換器の動作を示すタイミン
グチャートである。このタイミングチャートに従って、
各々の動作を述べる。端子１９からクロックＣＬＫが供
給される。このクロックにあわせて外部からベクトルＸ
の１列分のデータが供給される。

第１クロツクで、端子２０からＩｎｐｕｔ　１としてＸ
ｌｌを、端子２１からＩｎｐｕｔ　２としてＸ２１を入
力する。

第２クロツクで、ｘ、ｌ、　ｘ２．の各要素をラッチ２
２ａ、２２ｂにラッチし、端子２０．２１からｘ＋２．
　ｘ２□を入力する。

第３クロツクで、ラッチ２２ａ、２２ｂの出力の内容Ｘ
ｉ＋＋Ｘｚ＋を２項加算器２３で加算して（Ｘ１２＋Ｘ
２２）を求め、２項減算器２４で減算して（Ｘｌｌ　　
Ｘ２１）を求め、ラッチ２５ａ、２５ｂにラッチすると
同時に、ｘ　、２．　　ｘ　２．をラッチ２２ａ、２２
ｂにラッチする。

第４クロツクで、ラッチ２５ａ、２５ｂの出力の内容（
Ｘ　＋＋十Ｘ　１２）　ｌ　　（Ｘ　ｚ　　Ｘｚ＋）を
ラッチ２５ｃ、２５ｄにラッチし、２項加算器２３及び
２項減算器２４の出力（Ｘ　＋ａ＋　Ｘ　２２）　ｌ　
　（Ｘ　＋＊−ｘ２□）をラッチ２５ａ、２５ｂにラッ
チする。

ここで、２進カウンタ３１の出力信号Ｓｅβ、に従って
、セレクタ２６ａ、２６ｂの出力が選択される。セレク
タ２６ａ、２６ｂは、入力セルがＯＮのときラッチ２５
ｄ、２５ｅの内容を出力する。従って、この第４クロツ
クでは、セレクタ２６ａ、２６ｂの出力は、それぞれ（
Ｘ１２＋Ｘ２２）　ｌ　　（Ｘ１２＋Ｘ２２）である。

この出力は２項加算器２７で加算され、さらに１／２さ
れて、実際には右に１つシフトされ、１　／　２　（Ｘ　ｚ＋　Ｘ　１２＋　ｘＨ＋　ｘｚａ
）を求め、２項減算器２８では減算され、１／２されて
、１　／　２　（Ｘ　ｚ　　Ｘ　１２＋　Ｘａ＋　　Ｘ
２２）を求める。

第５クロツクでは、ラッチ２５ｄの内容（ｘ１１Ｘ２１
）がラッチ２５ｅにラッチされ、ラッチ２５ａ、２５ｂ
の内容（Ｘ１２＋Ｘ２２）　＋　　（ＸＩ２−Ｘ２２）
がラッチ２５ｃ、２５ｄにラッチされる。

また、第４クロツクで求められた２項加算器２７及び２
項減算器２８の出力の１／２がラッチ２９ａ、２９ｂに
ラッチされ、出力端子３０ａ。

３０ｂから出力される。

端子３０ａからの、１　／　２　（Ｘ　１１＋　Ｘ　１２＋　Ｘ２１＋　Ｘ
２２）　。

端子３０ｂからの、１　／　２　　（Ｘ　＋＋　　Ｘ　１２十Ｘ２１　　Ｘ
１ｌ）は、アダマール変換された結果のベクトルＹのｙ
■＊：Ｊ４ｔにほかならない、このクロック内では、２
項加算器２７及び２項減算器２８には、セレクタ２６ａ
、２６ｂで選択されたラッチ２５ｃ及び２５ｄの出力が
入力され、１　／　２　（Ｘ　ｚ＋　Ｘ　１２−　Ｘｚ＋−Ｘ２２
）及び１　／　２　（Ｘ　＋ｔ　　Ｘ　ｔｉ−Ｘ２１＋
　Ｘｚｉ）が求められる。

そして最後に第６クロツクにて、これらの結果がラッチ
２９ａ、２９ｂにラッチされ、出力ベクトルＹのｙ＋ｚ
＋ｙ２＋として卓子３０ａ、３０ｂから出力される。

連続して次のマトリクスを処理する場合は、その前のマ
トリクスの処理の第３クロツクを、第１クロツクとして
外部から端子２０．２１を通して入力すればよい。この
ようにして連続して変換処理が可能である。

く第２実施例〉第３図は第２実施例の直交変換器の構成図である。５３
ａ〜５３ｄは外部から入力マトリクスの１列分のデータ
をとり込む端子、５４ａ〜５４ｄは入力されたデータを
ラッチするラッチ、５５ａ、５５ｂ、５８ａ、５８ｂ、
６３ａ。

６３ｂ、７１ａ、７１ｂは２項加算器、５６ａ。

５６ｂ、５９ａ、５９ｂ、６４ａ、６４ｂ。

７２ａ、７２ｂは２項減算器、５７ａ〜５７ｄ１７０ａ
〜７０ｄはタイミングを調整するためのラッチ、６０８
〜６０ｖは２項加算器５５ａ。

５５ｂ、５８ａ、２項減算器５６ａ、５６ｂ。

５９ａ、５９ｂ、とラッチ５７ａ〜５７ｄからなる第１
の演算部からの出力をシフトしてラッチするためのラッ
チ、６１．７５はセレクタを制御するための４進カウン
タ及びデコーダ、６２ａ〜６２ｄはセレクタ、７０ａ〜
７０ｄはタイミングを調整するためのラッチ、７４ａ〜
７４ｄは出力マトリクスの１行分を出力する出力端子で
ある。・第４Ａ図〜第４Ｄ図は第２実施例の直交変換器
の動作を表わすタイミングチャートである。このタイミ
ングチャートに従って、各々の動作を述べる。ここで、
特にクロックの信号ＣＬＫを第３図では図示していない
が、各ラッチ及びカウンタに入力されている。今、入力
マトリクスの各要素が８ビツトのデータをもっていて、
以下の様な入力マトリクスが入力されたとし、４行４列
のアダマール変換を実施する直交変換器を例にとり説明
する。４行４列のアダマール行列Ｈは、次の（６）式の
通りである。

−以下余白一入力されるマトリクスＭの一例は１６進で以下の通りで
ある場合について説明する。

９Ｃ９５７Ａ　　　７１まず第４Ａ図に従って、第１クロツクで、端子５３ａ〜
５３ｄからのマトリクスＭの第１列の４要素（Ａｏ、９
２，９９．９Ｇ）が入力される。以下クロックが進む毎
に、端子５３ａ−”ｄからＭの第２列、第３列、第４列
と入力される。

ラッチ５４ａ〜５４ｄは第２クロツクで、Ｍの第１列の
データをラッチする。以下クロックが進む毎に、第２．
３．４列と順次ラッチする。

この時、２項加算器５５ａ、５５ｂ、２項減算器５６ａ
、５６ｂは、それぞれ第１行と第２行との和（ｘ　＋＋
＋　ｘｚ＋）　＊第３行と第４行との和（Ｘ３１＋ｘ４
１）、第１行と第２行との差（ＸｚＸ＊１）及び第３行
と第４行との差（Ｘ　ｓ　ＩＸ　４１　）を求める。

第３クロツクで、第１列のそれらの結果がラッチ５７ａ
〜５７ｄにラッチされ、以下クロックが進む毎に、第２
列、第３列と続いてラッチされると同時に、２項加算器
５８ａ、５８ｂ及び２項減算器５９ａ、５９ｂがそれぞ
れ、（Ｘ　＋＋＋　Ｘ２１＋　Ｘ３１＋　Ｘ４１）　＋
（Ｘ　　■　　　Ｘ　　２１＋　　Ｘ　　ｓｒ　　　　
Ｘ　　４１）　　　１（Ｘ　　目　＋　　Ｘ　　２１　
　　　Ｘ　　３１　　　　Ｘ　　４１）　　　１（Ｘ１
ｔ　　Ｘ２ｌ−Ｘ３１＋Ｘ４１）を求める。

以下、第４Ｂ図に移る。第４クロツクで、ラッチ６０ａ
〜６０ｄが第１列の演算結果をラッチする。第１列の演
算結果は第５クロツクでラッチ６０ｅ〜６０Ｊ１、第６
クロツクでラッチ６０ｉ〜６０ｅ、第７クロツクでラッ
チ６０ｍ〜６０Ｐにラッチされる。

以下、第４Ｃ図に移る。第８クロツクで、第２．３．４
行のデータがラッチ６０ｇ〜６０ｓ、第９クロツクで第
３．４行のデータがラッチ６０ｔ、６０ｕ、そして第１
０クロツクで第４行のデータがラッチ６０ｖにラッチさ
れる。

さらに続いて、第２列のデータが第５クロツクに、第３
列のデータが第６クロツクに、第４列のデータが第７ク
ロツクに、ラッチ６０ａ〜６０ｄにラッチされ、同様に
ラッチ６０ｅ〜６０ｈ→ラッチ６０ｉ〜６０交→ラッチ
６０ｍ〜ラッチ６０ｐ−ラッチ６０呂〜６０ｓ→ラツチ
６０ｔ。

６０ｕ−ラッチ６０ｖへと、クロックが進む毎にシフト
されていく。

カウンタ６１は、第７クロツクで“Ｏ″、以下クロック
が進む毎にカウントアツプしていく４進カウンタである
。この出力をデコーダ７５でデコードし、４ビツトのセ
レクタ選択信号Ｓｅβ２とする。この４ビツトのセレク
タ信号Ｓｅβ２の第１ビツト目が“１“の時、即ち第７
クロツクでは、ラッチ６０ａ、６０ｅ、６０ｉ　。

６０ｍの出力を選択する。第１ビツト目が“１”の時、
即ち第８クロツクでは、ラッチ６０ｆ。

６０Ｊ、６０ｎ、６０ｑの出力を選択する。

以下、第２ビツトが“１”の時、即ち第９クロツクでは
、ラッチ６０に、６０ｏ、６０ｒ、６０ｔの出力を選択
し、第３ビツトが“１”の時、即ち第１０クロツクでは
、ラッチ６０ｐ、６０ｓ。

６０ｕ、６０ｖのデータを選択する。

このように選択された各データは、２項加算器６３ａ、
６３ｂと２項減算器６４ａ、６４ｂとに入力され加減算
を行う。各演算器の出力は、第７クロツクの時を例にと
れば、２項加算器６３ａがＣ，”ｆｉ、　＞、　Ｘ　Ｊ　Ｉ　
）、２項加算器６３ｂが（、”Ｆ、　：Ｘ、　ｘ　Ｊ　
、　）、２項減算器６４ａが’ｌ’；ｔ　Ｘ　ｒ　＋　
−、＞、　Ｘ　＋　＊　）２項減算器６４ｂが（’Ｚ　
Ｘ　ｔ　ｓ−Σｘ、４）となＩ１１る。

以下、第４Ｄ図に移る。上記結果は、ラッチ７０ａ〜７
０ｄにラッチされる。第８クロツクで、最初のデータが
ラッチされると同時に、２項加算器７１ａ、７１ｂ、２
項減算器７２ａ。

７２ｂが、これらラッチ７０ａ〜７０ｄにラッチされた
データに対して加減算を行って１／４を乗する。実際に
は右に２桁シフトする。この結果をラッチ７３ａ〜７３
ｄがラッチして、出力端子７４ａ〜７４ｄから出力され
る。ラッチ７３ａ〜７３ｄには、最初のデータが第９ク
ロツクでラッチされる。このときの内容はラッチ７３ａ
〜７３ｄがそれぞれ、１／　４　（ＸＩ”ＸＩ　２”Ｘｌ　３”ＸＩ４”Ｘｌ
　１　＋Ｘｚｚ＋Ｘ＊ｓ”Ｘｔａ＋Ｘｓ　ｒ　＋Ｘｓ　
＊”Ｘｓｓ”Ｘｓ４”Ｘ４ｔ◆Ｘ＜ｚ”Ｘ４３＋Ｘ４４
）１／　４　（ＸＩ　ｔ”Ｘｔ　ｚ−Ｘ　ｔ　３−Ｘ１
４”Ｘｌ　ｔ＋Ｘ１ｔ−Ｘｔｓ−Ｘｉ４＋Ｘｓ　ｌ＋Ｘ
３２−Ｘｓｓ−Ｘｓａ＋ＸａＩ＋Ｘ４ｚ−Ｘ４ｘ−Ｘａ
ａ）１／４　（ＸＩ　ｒ−ＸＩ　２−ＸＩ　ｓ”ＸＩ　
４＋Ｘｚ　＋−２ｚＸ−ｚ３Ｘ＋ｚａＸ＋ｓ　ｌＸ−５
＊Ｘ”ｓ３Ｘ”ｓａＸ÷４１Ｘ−４２Ｘ−４３Ｘ”４４
Ｘ）１／４　（ＸＩ−ＸＩ　ｚ”ＸＩ　ｓ−Ｘ　Ｉ４”
ｚ　ＩＸ−ｚｉＸ＋ｔｓＸ−ｚ４Ｘ−ｓ　ＩＸ”５ｚＸ
３ｓＸ÷５ａＸ−ａ＋Ｘ◆４２Ｘ◆４３Ｘ−４４Ｘ）・
・・（８）となる。これはアダマール変換後の出力マトリクスＹの
第１行ｙ１１＋　：Ｊ　１２１　ｙｒｓ＋　：Ｊ　１４
にほかならない。

連続して次のマトリクスを処理する場合は、前のマトリ
クスの処理の第５クロツクを、後のマトリクス処理の第
１クロツクとして外部から続けて端子５３ａ〜５３ｄに
データを入力すれば、それが第１列となり、前のマトリ
クスの結果が出力終了後の次のクロックで、後のマトリ
クスの出力マトリクスの第１行が続けて出力される。

く第３実施例〉第５図は第３実施例の直交変換器の構成図である。２１
９は外部からクロックを入力する端子である。２２０．
２２１は外部より入力マトリクスの１列分データをとり
込む端子、２２２ａ。

２２２ｂは入力されたデータをラッチするラッチ、２２
３，２２７は２項加算器、２２３゜２２８は２項減算器
である。２２５ａ〜２２５Ｃはラッチ、２２６ａ、２２
６ｂはセレクタ、２２９ａ、２２９ｂは出力データをラ
ッチするラッチ、２３０ａ、２３０ｂはラッチ２２９ａ
。

２２９ｂにラッチされた結果を出力する端子、２３１は
２進カウンタである。

この実施例は、クロックスピードが素子での遅れ等に比
して十分に小さい場合や、入力に対して多少の遅れが生
じてもよいような場合等に利用される。

第６図は第３実施例の直交変換器の動作を表わすタイミ
ングチャートである。このタイミングチャートに従って
、各々の動作を述べる。端子２１９からクロックＣＬＫ
が供給される。

第１クロツクで、ベクトルＸの１列分のデータＸｒｒ、
Ｘｘｔが端子２２０，２２１からＩｎｐｕｔ　１及びＩ
ｎｐｕｔ２として入力される。

第２クロツクで、ラッチ２２２ａ、２２２ｂがＸ　ＩＩ
Ｉ　Ｘ　！Ｉをラッチし、同時に端子２２０゜２２１よ
りｘ　、、、　ｘ　、２を入力する。

第３クロツクで、ラッチ２２２ａ、２２２ｂの出力を２
項加算器２２３では加算して（Ｘ＋＋＋Ｘ　２１）を出
力し、２項減算器２２４では減算して（Ｘｌｌ　　Ｘａ
＋）を出力する。

第４クロツクで、加算結果（Ｘ　＋＋＋　Ｘ　２１）及
び減算結果（Ｘｌｌ　　Ｘ１ｔ）を、ラッチ２２５　ａ
。

２２５ｂにラッチし、さらに２項加算器２２３では加算
結果（Ｘ２１Ｘ２２）　、２項減算器２２４では減算結
果（Ｘ　ｌｚ　　Ｘ　２２）を得る。ここで、２進カウ
ンタ２３１の出力信号５ｅＩ２３に従って、セレクタ２
２６ａ、２２６ｂは２人力のうち１人力を選択して出力
する。つまり第３クロツクではセレクタ２２６Ａ、２２
６ｂの出力内容はそれぞれ（Ｘ＋ｚ＋Ｘａｚ）　＋　　
（Ｘ２１＋Ｘ２２）である、これを２項加算器２２７．
２項減算器２２８に入力し、ｙｌＩ”　１　／　２０Ｃ
＋＋＋　Ｘ＋ａ＋Ｘａ＋＋Ｘｚｔ）及びｙｘ２＝１／２
　（Ｘｌｌ　　Ｘ＋ａ＋Ｘｚｔ−Ｘ２ｚ）を得る。

同様にして第４クロツクでは、３’ｚ＋　ｙｚｚを出力
ラッチ２２９ａ、２２９ｂにラッチし、端子２３０ａ、
２３０ｂより出力すると同時に、２項加算器２２７．２
項減算器２２８は（Ｘ＋ｚ−Ｘ　ａり　＋　　（Ｘ　ｌ
ｌ−Ｘ　２１）を入力し、ｙｔｚ＝ｌ／２　（Ｘｌｌ＋
Ｘ１２−Ｘ２１　　Ｘ２ａ）　。

ｙ２．＝　１　／２　（Ｘｌｌ−Ｘ１２　　Ｘ２１＋Ｘ
２２）を得る。

第５クロツクでｙｚ＋＋　ｙ＋＊をラッチ２２９ａ。

２２９ｂにラッチして、端子２３０ａ、２３０ｂより出
力する。

以上説明したように、このような構成をとって直交変換
器を作成すると、素子又はゲートアレイ上でのセル数（
ゲート数）を大幅に削減する効果がある。さらに、該直
交変換器のクロックスピードは画素クロックスピードの
１　／　ｎでよく、高速のクロックを使用せずども容易
に他の装置に組み込むとが可能である。

尚、本実施例では直交変換として、アダマール変換を説
明したが、他の直交変換においても、ラッチの配置及び
セレクタの制御の手直しにより容易に本発明を適用でき
るのは自明である。

［発明の効果］本発明により、ハードウェアの規模を縮小するとともに
簡易なりロックで高速に演算処理を行う直交変換器を提
供できる。

更に、素子又はゲートアレイ上でのセル数（ゲート数）
を大幅に削減することにより、ＩＣ化が可能となった直
交変換器を提供できる。

【図面の簡単な説明】

第１図は第１実施例の直交変換器を示した構成図、第２図は第１実施例の直交変換器の動作を表わすタイミ
ングチャート、第３図は第２実施例の直交変換器を示した構成図、第４Ａ図〜第４Ｄ図は第２実施例の直交変換器の動作を
表わすタイミングチャート、第５図は第３実施例の直交変換器を示した構成図、第６図は第３実施例の直交変換器の動作を表わすタイミ
ングチャート、第７図は直交変換器の使用方法の一例を示すブロック図
、第８図は従来の直交変換器の構成例を示す図、第９図は
２×２画素ブロック及びそのアダマール変換後のマトリ
クスを表わした図である。図中、１・・・ラインバッファ、２・・・直交変換器、
３・・・信号処理部、ｌｌａ〜ｌｉｐ・・・ラッチ、１
２ａ〜１２ｄ・・・加減算器で構成される演算器、１３
・・・出力ラッチ、１９，２１９・・・クロック端子、
２０，２１．５３ａ〜５３ｄ、６０ａ　〜６０ｖ、７０
ａ　〜７０ｄ、７３ａ　〜７３ｄ。２２２ａ、２２２ｂ、２２５ａ　〜２２５ｃ。２２９　ｂ　・・・ラッチ、２３，２７．５５ａ。５５ｂ、５８ａ、５８ｂ、６３ａ、６３ｂ。７１　ａ、７　ｌｂ、２２３，２２７”２項加算器、２
６ａ、２６ｂ、６２ａ　〜６２ｄ、２２６ａ。２２６ｂ・・・セレクタ、３１，６１．２３１・・・カ
ウンタ、７５　・・・デコーダ、３０ａ、３０ｂ、７４
ａ〜７４ｄ、２３０ａ、２３０ｂ”−出力端子、２４、
　２８．　５６ａ、　　５６ｂ、　　５９ｂ、　　６４
ａ。６４ｂ、７２ａ、７２ｂ、２２４，２２８・”２項減算
器である。

Claims

【特許請求の範囲】

（１）所定の入力マトリクスに対して直交変換を施し、
所定の出力マトリクスを得る直交変換器において、前記入力マトリクスの１列分の要素を入力する入力手段
と、前記１列分の各要素間で加減算をする第１の演算手段と
、該第１の演算手段の出力をラッチする複数のラッチから
なるラッチ手段と、該ラッチ手段の出力から前記出力マトリクスの行又は列
数に対応する出力を選択して、選択された各出力間で加
減算をする第２の演算手段とを備えることを特徴とする
直交変換器。
（２）入力マトリクス及び出力マトリクスをｎ行ｎ列（
ｎは２の倍数）とする場合に、第１の演算手段及び第２の演算手段は、２項加減算器ｎ
個を１段として、ｎ／２段で構成されることを特徴とす
る請求項１記載の直交変換器。
（３）入力マトリクス及び出力マトリクスをｎ行ｎ列（
ｎは２の倍数）とする場合に、ラッチ手段は、［ｎ×（ｎ−１）＋（ｎ＾２／２）］個
のラッチからなり、１列がｎ個のラッチから成つて、ラッチクロック毎に隣
りのラッチに１方向にデータを転送するラッチラインを
構成し、第ｉ行のラッチラインが［ｎ＋（ｉ−１）］個のラッチ
で構成されることを特徴とする請求項１記載の直交変換
器。
（４）入力マトリクス及び出力マトリクスをｎ行ｎ列（
ｎは２の倍数）とする場合に、ラッチ部は、［ｎ×（ｎ−２）＋（ｎ＾２／２）］個の
ラッチからなり、１列がｎ個のラッチから成つて、ラッチクロック毎に隣
りのラッチに１方向にデータを転送するラッチラインを
構成し、第ｉ行のラッチラインが［（ｎ−１）＋（ｉ−１）］個
のラッチで構成されることを特徴とする請求項１記載の
直交変換器。
（５）直交変換がアダマール変換であることを特徴とす
る請求項１記載の直交変換器。