JPH01304945A - Latch-up preventing circuit of c-mos type ic - Google Patents
Latch-up preventing circuit of c-mos type icInfo
- Publication number
- JPH01304945A JPH01304945A JP63134366A JP13436688A JPH01304945A JP H01304945 A JPH01304945 A JP H01304945A JP 63134366 A JP63134366 A JP 63134366A JP 13436688 A JP13436688 A JP 13436688A JP H01304945 A JPH01304945 A JP H01304945A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- power
- converter
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002265 prevention Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
- Exposure Or Original Feeding In Electrophotography (AREA)
- Control Or Security For Electrophotography (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｃ−ＭＯＳ型ＩＣのラッチアップ防止回路に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a latch-up prevention circuit for a C-MOS type IC.
（従来の技術）
Ｃ−ＭＯ５型ＩＣは、安価、高速、低消費電力などのメ
リットを持つが、ラッチアップによる破損の危険性があ
るため、複数の電源回路にまたがるような回路構成で使
用すると、各々の電源回路のＯＮ／○ＦＦシーケンスが
ラッチアップを起こさない条件で行なう必要があった。(Prior art) C-MO5 type ICs have advantages such as low cost, high speed, and low power consumption, but because of the risk of damage due to latch-up, they should not be used in circuit configurations that span multiple power supply circuits. , it was necessary to perform the ON/○FF sequence of each power supply circuit under conditions that would not cause latch-up.
ここで、ラッチアップ発生条件は、
■入力＞Ｖｃｃ
■入力＜ｖｇｌＩ
の場合に起こる。その理由は、Ｃ−ＭＯ３型ＩＣの構造
上、ｖＣｃ−ｖ□間に寄生サイリスタが存在し、前記条
件が成立した場合、寄生サイリスタがトリガされ、ｖｃ
ｃ−＋ｖｇ、八大電へが流れることにより、素子の破損
を引起こす。Here, the latch-up generation condition occurs when (1) input>Vcc (2) input <vglI. The reason for this is that due to the structure of the C-MO3 type IC, a parasitic thyristor exists between vCc and v□, and when the above conditions are met, the parasitic thyristor is triggered and vc
The flow of c-+vg and eight major currents causes damage to the element.
例えばレーザープリンタにおけるレーザーダイオード（
ＬＤ）の出力パワー調整回路においては、上記のような
問題があるためＣ−ＭＯＳ型のＤ／Ａコンバータを使用
することができなかった。For example, the laser diode (
In the output power adjustment circuit of an LD, a C-MOS type D/A converter could not be used because of the above-mentioned problems.
第３図は前記出力パワー調整回路の一例のブロック図を
示す。ＬＤは経時的に出力パワーが変動するので、通常
ＬＤと対になった受光素子（何れも図面上では省略）に
よって得られる情報（ＬＤドライブ回路４からのパワー
適正信号Ｓ４）をＬＤパワー調整回路２ヘフィードバッ
クして出力パワー調整を行なう必要がある。FIG. 3 shows a block diagram of an example of the output power adjustment circuit. Since the output power of the LD fluctuates over time, the information (power appropriate signal S4 from the LD drive circuit 4) obtained by the light receiving element (all omitted in the drawing) paired with the LD is normally used in the LD power adjustment circuit. It is necessary to feed back to 2 and adjust the output power.
この出力パワー調整はＣＰＵＩのパワー調整スタート信
号Ｓ１をＯＮすることで開始される。ゲートアレー等で
構成されるＬＤパワー調整回路２は、パワーデータ信号
Ｓ２を自動的に変化させ、Ｄ／Ａコンバータ３からパワ
ー調整信号Ｓ３をＬＤドライブ回路４へ入力し、前記パ
ワー適正信号Ｓ４が変化する点のパワーデータへ収束す
るように動作する。This output power adjustment is started by turning on the power adjustment start signal S1 of the CPUI. The LD power adjustment circuit 2 composed of a gate array or the like automatically changes the power data signal S2, inputs the power adjustment signal S3 from the D/A converter 3 to the LD drive circuit 4, and adjusts the power appropriate signal S4. Operates to converge to power data at changing points.
上記Ｄ／Ａコンバータ３は、８〜１２ｂｉｔのパワーデ
ータ信号Ｓ２をアナログ量に変換し、パワー調整信号Ｓ
３としてＬＤドライブ回路４の出力パワーを制御する。The D/A converter 3 converts the 8-12 bit power data signal S2 into an analog quantity, and converts the power adjustment signal S2 into an analog quantity.
3, the output power of the LD drive circuit 4 is controlled.
また、ＬＤドライブ回路４はパワー調整信号Ｓ３に応じ
たＬＤ出力パワーでＬＤを駆動し、このＬＤと対となっ
た受光素子の情報（受光量）を一定の基準値と比較する
コンパレータ（図では省略）を介してＬＤパワー調整回
路２八パワー適正信号Ｓ４をフィードバックする。Further, the LD drive circuit 4 drives the LD with the LD output power according to the power adjustment signal S3, and also uses a comparator (in the figure (omitted) to feed back the power appropriate signal S4 to the LD power adjustment circuit 28.
上述したＤ／Ａコンバータ３の前段にあるＬＤパワー調
整回路２は電源Ａによって駆動されるデジタル回路であ
り、Ｄハコンバータ３自体はアナログ回路と共通の電源
已によって駆動されている。The LD power adjustment circuit 2 in the preceding stage of the D/A converter 3 described above is a digital circuit driven by the power supply A, and the D/A converter 3 itself is driven by the same power supply as the analog circuit.
このため、例えば電源ＡがＯＮし、電源ＢがＯＦＦとな
る期間が存在すると、パワーデータ信号Ｓ２がＴＴＬレ
ベルでＤ／Ａコンバータ３に与えられるので、Ｄ／Ａコ
ンバータの電源ＢがＶｃｃ＝ ＯＶ 。Therefore, for example, if there is a period in which power supply A is ON and power supply B is OFF, power data signal S2 is given to D/A converter 3 at TTL level, so power supply B of D/A converter becomes Vcc=OV. .
Ｄ／Ａコンバータの■入力弁５ｖ（ＴＴＬレベル）とな
り、ラッチアップが引起こされる可能性がある。■The input valve of the D/A converter becomes 5V (TTL level), which may cause latch-up.
従って、Ｃ−ＭＯＳ型のＤ／Ａコンバータを使用するこ
とができなかった。Therefore, it was not possible to use a C-MOS type D/A converter.
（発明が解決しようとする課題）
上述したように、Ｃ−ＭＯＳ型ＩＣのメリットを十分に
生かしたレーザープリンタにおけるレーザーダイオード
の出力パワー調整回路、特にＤ／Ａコンバータに使用で
きないという問題があった。(Problems to be Solved by the Invention) As mentioned above, there was a problem in that it could not be used in a laser diode output power adjustment circuit, especially a D/A converter, in a laser printer that takes full advantage of the advantages of a C-MOS type IC. .
本発明はこのような問題を解決し、Ｃ−ＭＯ５型ＩＣに
よるＤ／Ａコンバータを用いても、ラッチアップによる
破損を防止する回路を提供することを目的とするもので
ある。It is an object of the present invention to solve such problems and provide a circuit that prevents damage due to latch-up even when using a D/A converter using a C-MO5 type IC.
（構成および作用）
本発明は上記目的を達成するため、Ｃ−ＭＯＳ型のＩＣ
と、該ＩＣの前段回路とを複数の異なる電源回路によっ
て駆動するよう構成された回路において、前記ＩＣの電
源端子には前記複数の異なる電源回路からの各電源電圧
出力に対し、順方向にダイオードを接続し、かつ前記Ｉ
Ｃは前記複数の異なる電源回路のうちの最大電圧で正常
に動作するよう構成したことを特徴とする。(Structure and operation) In order to achieve the above object, the present invention provides a C-MOS type IC.
and a pre-stage circuit of the IC are driven by a plurality of different power supply circuits, the power supply terminal of the IC has a diode in the forward direction for each power supply voltage output from the plurality of different power supply circuits. and said I
C is characterized in that it is configured to operate normally at the maximum voltage of the plurality of different power supply circuits.
本発明によれば、Ｃ−ＭＯＳ型ＩＣによるＤ／Ａコンバ
ータをＬＤの出力パワー調整回路に使用し、その電源端
子には前段回路の電源回路と、それ自体の！ｌ ’６Ｄ
回路とに夫々の電［電圧出力に対し、順方向のダイオー
ドが接続されているので、前段回路の電源ＡがＯＮＬ、
、Ｄ／Ａコンバータの電源ＢがＯＦＦの期間が存在して
も、前段回路の電源電圧（ＶＣＣ”Ｆ ｓ ｖ）がダイ
オードを介して入力され、これとＤ／Ａコンバータへの
Ｖ入力（押５Ｖ−ＴＴＬレベル）とがほぼ等しいのでラ
ッチアップが起こることが防止される。そしてＤ／Ａコ
ンバータはそれ自体の電源Ｂの電圧により正常に動作す
ることができる。According to the present invention, a D/A converter based on a C-MOS type IC is used for the output power adjustment circuit of the LD, and its power supply terminal is connected to the power supply circuit of the preceding stage circuit and its own! l '6D
Since a forward diode is connected to the circuit and each voltage output, the power supply A of the previous stage circuit is ONL,
, even if there is a period in which the power supply B of the D/A converter is OFF, the power supply voltage (VCC"F sv) of the previous stage circuit is input via the diode, and this and the V input to the D/A converter (press 5V-TTL level), so latch-up is prevented from occurring, and the D/A converter can operate normally with its own power supply B voltage.
（実施例）
第１図は本発明の一実施例による回路図を示し、第３図
と同一数字、記号は同じものを表す。ここで、本実施例
は図に示すようにＣＰＵＩ、ＬＤパワー調整回路２の電
ｗＸＡを、Ｃ−ＭＯ５型ＩＣで構成されるＤ／Ａコンバ
ータ３の補助電源として、その電源電圧出力の順方向に
ダイオードＤ１を接続し、また、Ｄ／Ａコンバータ３自
体の電源Ｂについても、その電源電圧出力の順方向にダ
イオードＤ２を接続した回路構成となっている。(Embodiment) FIG. 1 shows a circuit diagram according to an embodiment of the present invention, and the same numbers and symbols as in FIG. 3 represent the same things. Here, as shown in the figure, in this embodiment, the power wXA of the CPU and LD power adjustment circuit 2 is used as an auxiliary power source of the D/A converter 3 composed of a C-MO5 type IC in the forward direction of the power supply voltage output. A diode D1 is connected to the D/A converter 3, and a diode D2 is connected to the power supply B of the D/A converter 3 in the forward direction of its power supply voltage output.
この付加ダイオード回路によって、電源ＡがＯＮ、電′
ｇＢがＯＦＦの期間が存在しても、電源ＡのＶｃｃ弁５
ＶとＤ／Ａコンバータ３への入力電圧Ｖ入力４５Ｖ（Ｔ
ＴＬ）とがほぼ等価となり、Ｄ／ＡコンバータのＣ−Ｍ
ＯＳ型ＩＣをラッチアップすることがない。即ち前述し
たラッチアップ発生条件が成立せず防止される。電ｇＢ
がＯＮすればダイオードＤ２を介して電源電圧出力が供
給されＤ／Ａコンバータは正常に動作する。This additional diode circuit turns on power supply A and
Even if there is a period when gB is OFF, the Vcc valve 5 of power supply A
V and input voltage to D/A converter 3 V input 45V (T
TL) are almost equivalent, and the C-M of the D/A converter
There is no latch-up of the OS type IC. That is, the latch-up generation condition described above is not satisfied and is prevented. electric gB
When turned on, the power supply voltage output is supplied via the diode D2, and the D/A converter operates normally.
第２図は本発明によるＤ／Ａコンバータの具体的な回路
を示す。Ｄ／Ａコンバータ３のＶ□Ｆｉｌｌと工。。、
１とは通常の使用方法とは逆となるように使用している
。即ち、基準電圧は、５ｖツェナーダイオードＤ、によ
って作られ、電源Ｂの＋１２ＶがＯＮＬ、た後、Ｄ／Ａ
コンバータ３は正常動作を行なう。Ｄ／Ａコンバータの
Ｉ。、１に供給された電圧から、・前記５ｖツエナーダ
イオードＤ３で基準電圧が作られているので、■入力く
■ｃｃが守もられ、ラッチアップすることがない。FIG. 2 shows a specific circuit of the D/A converter according to the present invention. V□Fill and construction of D/A converter 3. . ,
1 is used in the opposite way to the normal usage. That is, the reference voltage is created by a 5V Zener diode D, and after the +12V of the power supply B is ONL, the D/A
Converter 3 operates normally. D/A converter I. Since the reference voltage is created by the 5V Zener diode D3 from the voltage supplied to , 1, the input cc is protected and latch-up does not occur.
（発明の効果）
以上説明したように本発明はＣ−ＭＯＳ型のＩＣと、そ
の前段回路とを複数の異なる電源回路によって駆動する
よう構成された回路において、ＩＣの電源回路に前段回
路の電源出力が加わるようダイオードが接続されている
ので、シーケンス動作において前段回路がＯＮ、ＩＣが
ＯＦＦとなった場合でも、前記ダイオードを介して前段
回路の電源出力が入力され、Ｃ−ＭＯ５型ＩＣのラッチ
アップが防止され、信頼性の高い電子回路を提供するこ
とができる。(Effects of the Invention) As explained above, the present invention provides a circuit configured to drive a C-MOS type IC and its preceding stage circuit by a plurality of different power supply circuits. Since the diode is connected so that the output is added, even if the previous stage circuit is ON and the IC is OFF during sequence operation, the power output of the previous stage circuit is input through the diode, and the latch of the C-MO5 type IC is Therefore, it is possible to provide a highly reliable electronic circuit.
第１図は本発明の一実施例による回路図、第２図は第１
図の具体回路図、第３図は従来のレーザープリンタにお
けるＬＤパワー調整回路のブロック図である。
１ ・・・ＣＰＵ、 ２・・・ＬＤパワー調整回路、
３ ・・・Ｄ／Ａコンバータ、 ４ ・・・ ＬＤドラ
イブ回路、Ａ、Ｂ ・・・電源、 Ｄよ。
Ｄ２・・・ダイオード、 Ｄ、・・・５■ツエナーダイ
オード。
特許出願人 株式会社 リ コ −
第１図
第２図FIG. 1 is a circuit diagram according to an embodiment of the present invention, and FIG. 2 is a circuit diagram according to an embodiment of the present invention.
The specific circuit diagram shown in the figure, FIG. 3, is a block diagram of an LD power adjustment circuit in a conventional laser printer. 1...CPU, 2...LD power adjustment circuit,
3...D/A converter, 4...LD drive circuit, A, B...power supply, D. D2...Diode, D,...5 ■ Zener diode. Patent applicant Rico Co., Ltd. - Figure 1 Figure 2
Claims (1)
異なる電源回路によって駆動するよう構成された回路に
おいて、前記ＩＣの電源端子には前記複数の異なる電源
回路からの各電源電圧出力に対し、順方向にダイオード
を接続し、かつ前記ＩＣは前記複数の異なる電源回路の
うちの最大電圧で正常に動作するよう構成したことを特
徴とするＣ−ＭＯＳ型ＩＣのラッチアップ防止回路。In a circuit configured to drive a C-MOS type IC and a pre-stage circuit of the IC by a plurality of different power supply circuits, a power supply terminal of the IC is connected to each power supply voltage output from the plurality of different power supply circuits. On the other hand, a latch-up prevention circuit for a C-MOS type IC, characterized in that a diode is connected in the forward direction, and the IC is configured to operate normally at the maximum voltage among the plurality of different power supply circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134366A JP2709475B2 (en) | 1988-06-02 | 1988-06-02 | Image forming device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134366A JP2709475B2 (en) | 1988-06-02 | 1988-06-02 | Image forming device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304945A true JPH01304945A (en) | 1989-12-08 |
| JP2709475B2 JP2709475B2 (en) | 1998-02-04 |
Family
ID=15126695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134366A Expired - Fee Related JP2709475B2 (en) | 1988-06-02 | 1988-06-02 | Image forming device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709475B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244685U (en) * | 1985-09-05 | 1987-03-18 | ||
| JPS62189522A (en) * | 1986-02-15 | 1987-08-19 | Nec Home Electronics Ltd | Power source circuit for microcomputer |
-
1988
- 1988-06-02 JP JP63134366A patent/JP2709475B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244685U (en) * | 1985-09-05 | 1987-03-18 | ||
| JPS62189522A (en) * | 1986-02-15 | 1987-08-19 | Nec Home Electronics Ltd | Power source circuit for microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709475B2 (en) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19990015789A (en) | Scanning circuit | |
| JPH02148210A (en) | Attachment/detachment control circuit for flat panel display | |
| US6160430A (en) | Powerup sequence artificial voltage supply circuit | |
| US6373479B1 (en) | Power supply apparatus of an LCD and voltage sequence control method | |
| EP2542025B1 (en) | A power supply system for a display panel | |
| US6097616A (en) | Drive-voltage control device having a switching element for a drive-voltage supply line and an image forming apparatus using the drive-voltage control device | |
| US5059788A (en) | Optical logic device with PNPN detection and laser diode output | |
| JP2846135B2 (en) | Driving method of light emitting element array | |
| US5023614A (en) | Switchable DAC with current surge protection | |
| JP2001224135A (en) | Load drive device | |
| JP4165436B2 (en) | Method for driving self-scanning light emitting element array, optical writing head | |
| JPH01304945A (en) | Latch-up preventing circuit of c-mos type ic | |
| US5587684A (en) | Power down circuit for use in intergrated circuits | |
| US6452342B1 (en) | Self-scanning light-emitting device | |
| JP3443501B2 (en) | Drive circuit | |
| JP3520374B2 (en) | Semiconductor integrated circuit | |
| JP2001119071A (en) | Drive circuit for self-scanning light emitting element array | |
| US6930514B2 (en) | Method and apparatus for transferring data between data buses | |
| JPH07159846A (en) | Power system for camera | |
| JPH04347535A (en) | Power supply system | |
| JPH09321376A (en) | Semiconductor laser controller | |
| JP3387803B2 (en) | LED array drive | |
| JP4158308B2 (en) | Self-scanning light emitting device | |
| JP4438174B2 (en) | Driving method of self-scanning light emitting element array | |
| JPH10258545A (en) | Light emitting element array control unit and its controlling method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |