JPH01294296A - スタティック・ランダム・アクセス・メモリ - Google Patents
スタティック・ランダム・アクセス・メモリInfo
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- JPH01294296A JPH01294296A JP63124116A JP12411688A JPH01294296A JP H01294296 A JPH01294296 A JP H01294296A JP 63124116 A JP63124116 A JP 63124116A JP 12411688 A JP12411688 A JP 12411688A JP H01294296 A JPH01294296 A JP H01294296A
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- JP
- Japan
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- ram
- memory cell
- initial value
- cell
- rom
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- Pending
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- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はスタティック・ランダム・アクセス・メモリ（
以下、ＲＡＭという。）の改良に関し、ＲＡＭ製造時に
初期値を任意に書込むことが可能なスタティックＲＡＭ
を提供することを目的とし、 スタティックＲＡＭのメモリセルに当該メモリセルに、
リード・オンリー・メモリ・セルを設け、このリード・
オンリー・メモリ・セルに前記スタティック・ランダム
・アクセス・メモリ・セルの初期値を記憶するように構
成する。
以下、ＲＡＭという。）の改良に関し、ＲＡＭ製造時に
初期値を任意に書込むことが可能なスタティックＲＡＭ
を提供することを目的とし、 スタティックＲＡＭのメモリセルに当該メモリセルに、
リード・オンリー・メモリ・セルを設け、このリード・
オンリー・メモリ・セルに前記スタティック・ランダム
・アクセス・メモリ・セルの初期値を記憶するように構
成する。
本発明はスタティックＲＡＭの改良に関する。
ＲＡ Ｍは情報の書込み、読出しを任意３二行うことが
でき、自由度が高いことから使い易く、またリフレッシ
ュ動作を必要としない等の点で有利であるため一般に広
く用いられている。
でき、自由度が高いことから使い易く、またリフレッシ
ュ動作を必要としない等の点で有利であるため一般に広
く用いられている。
また、最近では特定の使用目的に適したＩＣとしてＡ
Ｓ Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉ
ｃ ＩＣ）と称するカスタムＩＣの製造が要求されつつ
あり、このカスタムＩＣ内にＩＪＲＡＭが用いられてい
る。
Ｓ Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉ
ｃ ＩＣ）と称するカスタムＩＣの製造が要求されつつ
あり、このカスタムＩＣ内にＩＪＲＡＭが用いられてい
る。
第３図に従来の汎用のＲＡＭのメモリセル部分の構成を
示す。このメモリセル１は２つのＣＭＯＳトランジスタ
を用いたインバータ２と３によりフリップフロップを構
成した、いわゆるＦ／Ｆタイプのメモリセルである。こ
のメモリセル１に対する記憶情報の書込み、読出しはワ
ード線４とビット！！５．５により行われる。すなわち
、書込み読出しに際しては、当該メモリセル１が選択さ
れた場合にワード線４がアドレスデコーダからのアドレ
ス信号により活性化（Ｈレベル）され、インバータ２．
３の両端のＮチャネル転送ゲート６および７がＯＮとな
る。そして、ビット線５゜５に入出力回路からのビット
信号が与えられ、インバータ２．３のフリップフロップ
の論理が“１”又は“０”の状態で確定する。
示す。このメモリセル１は２つのＣＭＯＳトランジスタ
を用いたインバータ２と３によりフリップフロップを構
成した、いわゆるＦ／Ｆタイプのメモリセルである。こ
のメモリセル１に対する記憶情報の書込み、読出しはワ
ード線４とビット！！５．５により行われる。すなわち
、書込み読出しに際しては、当該メモリセル１が選択さ
れた場合にワード線４がアドレスデコーダからのアドレ
ス信号により活性化（Ｈレベル）され、インバータ２．
３の両端のＮチャネル転送ゲート６および７がＯＮとな
る。そして、ビット線５゜５に入出力回路からのビット
信号が与えられ、インバータ２．３のフリップフロップ
の論理が“１”又は“０”の状態で確定する。
ＲＡＭ全体の構成としては、以上のメモリセル１がマト
リクス状に配置されてメモリアレイが形成され、ワード
線４にアドレスデコーダ（図示せず）、ビット線５．５
に入出力回路を接続して記憶情報の書込み、読出しを行
う。
リクス状に配置されてメモリアレイが形成され、ワード
線４にアドレスデコーダ（図示せず）、ビット線５．５
に入出力回路を接続して記憶情報の書込み、読出しを行
う。
一般に、汎用のＲＡＭはその製造時において何も書込ま
れていないのが背通である。つまり、メモリセルｌのフ
リップフロップは当初不定状態にあり、初期データを書
込んで初めて定常状態に確定する。したがって、初期デ
ータの書込み以前では、メモリセル１内のデータが何で
あるか不明である。その結果、ＲＡＭの使用に際しては
、そのＲＡＭを使用するシステムの稼動に当って必要な
初期値を書込まなければならない。
れていないのが背通である。つまり、メモリセルｌのフ
リップフロップは当初不定状態にあり、初期データを書
込んで初めて定常状態に確定する。したがって、初期デ
ータの書込み以前では、メモリセル１内のデータが何で
あるか不明である。その結果、ＲＡＭの使用に際しては
、そのＲＡＭを使用するシステムの稼動に当って必要な
初期値を書込まなければならない。
しかしながら、特定の使用目的をもって構成されるカス
タムＩＣにおいては、汎用ＲＡＭとは異なり、予め使用
目的が明確であることから、不定状態にあるＲＡＭを用
いるよりも予めｒＭ造時に初期値が書込まれたＲＡＭを
使用することが望ましい。
タムＩＣにおいては、汎用ＲＡＭとは異なり、予め使用
目的が明確であることから、不定状態にあるＲＡＭを用
いるよりも予めｒＭ造時に初期値が書込まれたＲＡＭを
使用することが望ましい。
そこで、本発明は、ＲＡＭ製造時に初期値を任意に書込
むことが可能なスタティックＲＡＭを提供することを目
的とする。
むことが可能なスタティックＲＡＭを提供することを目
的とする。
Ｃ課題を解決するための手段〕
上記目的を達成するために、本発明はスタティックＲＡ
Ｍのメモリ・セル（１）に当該メモリセル（１）の記憶
情報初期値を予め記憶可能なリード・オンリー・メモリ
・セル（８）を設けて構成する。
Ｍのメモリ・セル（１）に当該メモリセル（１）の記憶
情報初期値を予め記憶可能なリード・オンリー・メモリ
・セル（８）を設けて構成する。
ＲＡ Ｍの製造時において、当該ＲＡＭのメモリセルに
設けられたリードオンリーメモリ（以下、ＲＯＭという
、）のセルに任意の記憶情報初期値の書込みを行う、こ
の初期値の書込みにより、当該ＲＡＭのメモリセルの定
常状態が確定する。
設けられたリードオンリーメモリ（以下、ＲＯＭという
、）のセルに任意の記憶情報初期値の書込みを行う、こ
の初期値の書込みにより、当該ＲＡＭのメモリセルの定
常状態が確定する。
ＲＯＭは不揮発性であるからその初期値を変更すること
なく永続的に保持する。しかし、ＲＡＭのメモリセルの
内容は必要に応じて事後的に書替可能である。
なく永続的に保持する。しかし、ＲＡＭのメモリセルの
内容は必要に応じて事後的に書替可能である。
このように、予め初期値を書込んでおくことが可能であ
るため、特にカスタムＩＣ等の使用目的の明確なシステ
ムに好適である。
るため、特にカスタムＩＣ等の使用目的の明確なシステ
ムに好適である。
次に、本発明に係る実施例を図面に基づいて説明する。
第１図に本発明の実施例に係るＲ Ａ Ｍメモリセルの
回路図を示す。この第１図において第３図（従来例）と
同一部分には同一の符号を附し、その詳細な説明は省略
する。
回路図を示す。この第１図において第３図（従来例）と
同一部分には同一の符号を附し、その詳細な説明は省略
する。
第１図と第３図とで異なる点は、インバータ２゜３の一
方の側の接続端にＮチャネル転送ゲート（以下、ＲＯＭ
セルという、）９を介してＶＤＤ”源配線１２またはｖ
Ｓｓ電源配［１３のいずれか一方を接続するための初期
値書込み線１０または１１が配線される点、およびＲＯ
Ｍセル９のゲートにリセット線１４が配線されている点
にある。
方の側の接続端にＮチャネル転送ゲート（以下、ＲＯＭ
セルという、）９を介してＶＤＤ”源配線１２またはｖ
Ｓｓ電源配［１３のいずれか一方を接続するための初期
値書込み線１０または１１が配線される点、およびＲＯ
Ｍセル９のゲートにリセット線１４が配線されている点
にある。
以上のＲＯＭセル９と初期値書込み線１０または１１と
により初期値書込み部８が形成される。この初期値書込
み部８の実装パターンは後述の第２図にＣＤで囲んだ部
分に相当する。
により初期値書込み部８が形成される。この初期値書込
み部８の実装パターンは後述の第２図にＣＤで囲んだ部
分に相当する。
初期値書込み線１０．１１は両方配線されるのではなく
、カスタムＬＳＩのユーザ等の希望する初期値（“ｌ”
まなは“０”）に応じていずれか一方を当該ＲＡＭの製
造時にバターニングにより選択的に形成する。配線と書
込まれる初期値との対応は次の通りである。
、カスタムＬＳＩのユーザ等の希望する初期値（“ｌ”
まなは“０”）に応じていずれか一方を当該ＲＡＭの製
造時にバターニングにより選択的に形成する。配線と書
込まれる初期値との対応は次の通りである。
すなわち、初期値書込み線１０をＲＯＭセル９のドレイ
ンと接続点Ｐ１との間に配線する。そして、書込み時に
リセット線１４を論理“１”として活性化することによ
りＶ。ｏｔ源縁線１２正電圧がＲＯＭセル９を介してメ
モリセル１に与えられ、この初期値“１”によりメモリ
セル１の定常状態が論理“１”に確定する。一方、初期
値書込み線１１をＲＯＭセル９のドレインと接続点Ｐ２
どの間に配線する。そして、書込み時にリセット線１４
を論理“１”として活性化することによりＶ８３電源線
１３の負電圧がＲＯＭセル９を介してメモリセル１に与
えられ、この初期値“０”によりメモリセル１の定常状
態が論理“０”に確定する。なお、その後、この初期値
を変更して新たなデータを書込む場合は、通常のＲＡＭ
と同様にワード線４を活性化し、ビット線５，５により
所望のデータに書替えることかでき、ＲＯＭセル９の存
在は何ら障害とはならない、また、初期化する場合には
、リセット１４を活性化することにより、直ちに初期値
に戻すことが可能である。
ンと接続点Ｐ１との間に配線する。そして、書込み時に
リセット線１４を論理“１”として活性化することによ
りＶ。ｏｔ源縁線１２正電圧がＲＯＭセル９を介してメ
モリセル１に与えられ、この初期値“１”によりメモリ
セル１の定常状態が論理“１”に確定する。一方、初期
値書込み線１１をＲＯＭセル９のドレインと接続点Ｐ２
どの間に配線する。そして、書込み時にリセット線１４
を論理“１”として活性化することによりＶ８３電源線
１３の負電圧がＲＯＭセル９を介してメモリセル１に与
えられ、この初期値“０”によりメモリセル１の定常状
態が論理“０”に確定する。なお、その後、この初期値
を変更して新たなデータを書込む場合は、通常のＲＡＭ
と同様にワード線４を活性化し、ビット線５，５により
所望のデータに書替えることかでき、ＲＯＭセル９の存
在は何ら障害とはならない、また、初期化する場合には
、リセット１４を活性化することにより、直ちに初期値
に戻すことが可能である。
次に、第２図に以上に述べたＲＡＭのメモリセル１の実
装パターンの例を平面図で示す、第２図上において、左
側から順にメモリセル１であるインバータ２．３を構成
するためのＮＭｏ５トランジスタ１５、ＰＭＯＳトラン
ジスタ１６、Ｎチャネル転送ゲート６．７がレイアウト
され、Ｎチャネル転送ゲート６．７の部分と同じ領域に
Ｎチャネル転送ゲートであるＲＯＭセル８が形成されて
いる。
装パターンの例を平面図で示す、第２図上において、左
側から順にメモリセル１であるインバータ２．３を構成
するためのＮＭｏ５トランジスタ１５、ＰＭＯＳトラン
ジスタ１６、Ｎチャネル転送ゲート６．７がレイアウト
され、Ｎチャネル転送ゲート６．７の部分と同じ領域に
Ｎチャネル転送ゲートであるＲＯＭセル８が形成されて
いる。
上記各トランジスタ１５，１６，９，６．７は、斜線で
示すポリシリコンゲート１７、点の集合で示す基板コン
タクト１８、実線で示すメタル第１層１９、破線で示す
メタル第２層２ｏ、黒丸で示すメタル第１層とトランジ
スタとのコンタクト２１、二重丸で示すメタル第２層と
メタル第２層とのコンタクト２２により、第１図に示す
パターンに接続されている。
示すポリシリコンゲート１７、点の集合で示す基板コン
タクト１８、実線で示すメタル第１層１９、破線で示す
メタル第２層２ｏ、黒丸で示すメタル第１層とトランジ
スタとのコンタクト２１、二重丸で示すメタル第２層と
メタル第２層とのコンタクト２２により、第１図に示す
パターンに接続されている。
初期値書込み部８は０で囲んだ部分であり、初期値書込
み線１０または１１を前述のように配線することにより
処理値を当該ＲＡＭ製造時に書込むことができる。配線
はアルミ配線パターンで行う。
み線１０または１１を前述のように配線することにより
処理値を当該ＲＡＭ製造時に書込むことができる。配線
はアルミ配線パターンで行う。
なお、以上の実施例において、ＲＯＭセル９を構成する
Ｎチャネル転送ゲートはＰチャネル転送ゲートに置換え
てもよい、その場合には、リセット線１４のリセット信
号の論理を逆にする。
Ｎチャネル転送ゲートはＰチャネル転送ゲートに置換え
てもよい、その場合には、リセット線１４のリセット信
号の論理を逆にする。
また、各図ではメモリセル１個当りの構成を示したが、
このメモリセル１がＲＡＭの容量に対応する必要な数だ
けマトリクス配置されるものであることは先にも述べた
通りである。
このメモリセル１がＲＡＭの容量に対応する必要な数だ
けマトリクス配置されるものであることは先にも述べた
通りである。
以上述べたように、本発明によれば、ＲＡＭのメモリセ
ルに当該メモリセルの記憶情報初期値を予め記憶可能な
ＲＯＭセルを設けたことにより、当該ＲＡＭの製造時に
初期値を予め記憶させておくことができるので、特にカ
スタムＩ Ｃ（ＡＳＩＣ）に実装する場合、初期データ
を書込む必要がなく、直ちに動作可能とすることができ
、また、その初期データを書込みに要する手間と時間を
省略することができる。
ルに当該メモリセルの記憶情報初期値を予め記憶可能な
ＲＯＭセルを設けたことにより、当該ＲＡＭの製造時に
初期値を予め記憶させておくことができるので、特にカ
スタムＩ Ｃ（ＡＳＩＣ）に実装する場合、初期データ
を書込む必要がなく、直ちに動作可能とすることができ
、また、その初期データを書込みに要する手間と時間を
省略することができる。
また、初期データが記・ｉをされていることがら当該Ｒ
ＡＭの検査も容易となる。つまり、従来の汎用ＲＡＭで
は当初メモリセル内にどのようなデータが記憶されてい
るか不定であり、事前に書き込みを行なわなければなら
なかった。しかし、本発明によれば初期データが入って
いるので、その入出力の照合を行うことによりＲＡＭの
良否判定を簡単に行うことが可能となる。
ＡＭの検査も容易となる。つまり、従来の汎用ＲＡＭで
は当初メモリセル内にどのようなデータが記憶されてい
るか不定であり、事前に書き込みを行なわなければなら
なかった。しかし、本発明によれば初期データが入って
いるので、その入出力の照合を行うことによりＲＡＭの
良否判定を簡単に行うことが可能となる。
第１図は本発明の実施例を示すメモリセルの回路図、
第２図は本発明に係るメモリセルの実装パターンを示す
平面図、 第３図は従来のＲＡＭのメモルセルの回路図である。 １・・・ＲＡＭのメモリセル、 ２・・・インバータ、 ３・・・インバータ、 ４・・・ワード線、 ５．５・・・ビット線、 ８・・・初期値書込み部、 ９・・・ＲＯＭセル（Ｎチャネル転送ゲート）、１０・
・・初期値書込み線、 １１・・・初期値書込み線、 １２・・・Ｖ、。電源線、 １３・・・■ｓｓ電源線、 １４・・・リセット線。 出願人代理人 井 桁 貞 −１１：初期値δ
込み線 本発明の実施例に示すメモリセルの回路ズ第 １
図 文末のＲＡλ１つメモリールの至路２ 第 ３ 図
平面図、 第３図は従来のＲＡＭのメモルセルの回路図である。 １・・・ＲＡＭのメモリセル、 ２・・・インバータ、 ３・・・インバータ、 ４・・・ワード線、 ５．５・・・ビット線、 ８・・・初期値書込み部、 ９・・・ＲＯＭセル（Ｎチャネル転送ゲート）、１０・
・・初期値書込み線、 １１・・・初期値書込み線、 １２・・・Ｖ、。電源線、 １３・・・■ｓｓ電源線、 １４・・・リセット線。 出願人代理人 井 桁 貞 −１１：初期値δ
込み線 本発明の実施例に示すメモリセルの回路ズ第 １
図 文末のＲＡλ１つメモリールの至路２ 第 ３ 図
Claims (1)
- スタティック・ランダム・アクセス・メモリのメモリ・
セル（１）に当該メモリセル（１）の記憶情報初期値を
予め記憶可能なリード・オンリー・メモリ・セル（８）
を設けたことを特徴とするスタティック・ランダム・ア
クセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124116A JPH01294296A (ja) | 1988-05-20 | 1988-05-20 | スタティック・ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124116A JPH01294296A (ja) | 1988-05-20 | 1988-05-20 | スタティック・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01294296A true JPH01294296A (ja) | 1989-11-28 |
Family
ID=14877323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124116A Pending JPH01294296A (ja) | 1988-05-20 | 1988-05-20 | スタティック・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01294296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0663665A2 (en) * | 1994-01-13 | 1995-07-19 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| GB2437989A (en) * | 2006-05-09 | 2007-11-14 | Micron Technology Inc | Non-volatile RAM memory cells in which the initial state is defined by the presence or absence of a link |
-
1988
- 1988-05-20 JP JP63124116A patent/JPH01294296A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0663665A2 (en) * | 1994-01-13 | 1995-07-19 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| EP0663665A3 (en) * | 1994-01-13 | 1996-12-11 | Texas Instruments Inc | Memory cell with programmable anti-fuse technology. |
| GB2437989A (en) * | 2006-05-09 | 2007-11-14 | Micron Technology Inc | Non-volatile RAM memory cells in which the initial state is defined by the presence or absence of a link |
| US7505317B2 (en) | 2006-05-09 | 2009-03-17 | Micron Technology Inc. | Method, apparatus, and system for providing initial state random access memory |
| GB2437989B (en) * | 2006-05-09 | 2009-09-09 | Micron Technology Inc | Method, apparatus, and system for providing initial state random access memory |
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