JPH01292459A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ボード間を接続するバスラインに特徴を有す
る情報処理装置に関する。

（従来の技術） 情報処理装置を構成する各ボード間、例えばＣＰＵ　（
中央演算処理装置）ボード、メモリボード等の間の接続
には一般にバスラインが使用される。このバスラインと
して、標準的に使用されているものには、例えばインテ
ル社の開発したマルチパスやモトロール社の開発したＶ
ＭＥバスなどがある。

第５図に、そのＶＭＥバスを使用した情報処理装置のブ
ロック図を示した。

この装置は、ＣＰＵボード１とメモリボード２とＩ１０
ボード３とを備えており、これらはＶＭＥバス４に接続
されている。ＶＭＥバス４は、各ボードの入出力制御を
行なう機能モジュール５と、バックブレーンインタフェ
ース回路６と、バックブレーン７上に設けられたバック
ブレーン信号線８とから構成されている。

各機能モジュール５はいわゆるインタフェース回路であ
り、バックブレーンインタフェース回路はドライバレシ
ーバ等から構成されている。又、バックブレーン７は各
ボード間に設置された基板であって、バックブレーン信
号線８はバスラインを表わしている。

ここで、例えば、ＣＰＵボードをマスタ側、メモリボー
ドをスレーブ側として、マスタ側がスレーブ側からデー
タを読み出す場合のデータ転送手順を考える。

第３図には、そのような場合のＶＭＥバスデータ転送手
順をタイミングチャートを用いて示した。

図において、先ず、マスタ側からデータ転送サイクル開
始のためのＩＡＣＫ信号が出力され［同図（ａ）］　、
これが立ち上がると、これと同時にマスタはアドレス（
Ａ　ｏ　ｌ”　Ａ　ｓ　＋　）　、アドレス修飾コード
（Ａ　Ｍ　Ｏ〜ＡＭ、）　、及びデータ長が３２ビツト
か１６ビツトかを識別するＬＷＯＲＤ信号を出力する［
同図（ｂ）］。又、これに続いて、アドレスストローブ
（ＡＳ）を立ち下げる［同図（Ｃ）］。同時に、ＷＲＩ
ＴＥ信号を立ち上げる［同図（ｄ）］。尚、このＷＲＩ
ＴＥ信号はハイレベルのときリード、ロウレベルのとき
ライト動作を表わす。

スレーブ側では、上記のようなマスタ側の出力した信号
を認識すると、その指定に従ってデータ（Ｄｏ。〜Ｄ　
ｓ＋）を出力することになるが、これに先立ってＤＴＡ
ＣＫ信号を立ち上がらせてマスタに通知する［同図（ｈ
）］。又、このサイクル中、アドレスの修飾などで誤り
があれば、バスエラー（ＢＥＲＲ）信号を発生させる。

これに対して、マスタ側はＤ　Ｓ　ｏ信号とＤＳ。

信号を降下させ、３２ビツトのデータ読み出し準備完了
をスレーブ側に通知する［同図（ｅ）。

（ｆ）］、スレーブ側は、これを受けて、一定間隔遅れ
てデータ（Ｄｏｏ”Ｄｓ＋）を出力する［同図（ｇ）］
。そして、ＤＴＡＣＫ信号を立ち下げる［同図（ａ）］
。

マスタ側において、データの読み取りが完了すると、Ｄ
　Ｓ　ｏ及びＤＳ、信号が立ち上がり［同図（ｅ）、（
ｆ）］、同時にＩＡＣＫ信号が立ち下がり［同図（ａ）
］、アドレス信号が停止し［同図（ｂ）］　、アドレス
ストローブ信号が立ち上がって［同図（Ｃ）］読み出し
動作が終了する。その後スレーブ側のＤＴＡＣＫ信号が
立ち上がる。

尚、図において、［株］と表示したのはマスタ内部での
動作を示し、■と表示したのはスレーブ内部での動作を
示している。

ところで、上記のようなバスラインを使用した場合、ア
ドレス信号伝送のためには３２本構成のアドレスバスが
必要となる。又、データ伝送のために、更に３２本構成
のデータバスが必要となる。従って、その他のコントロ
ール線を除いても、バスラインは少なくとも６４本の信
号線が必要となってしまう。

このようなバスラインの信号線の減少を目的として、デ
ータ用信号線とアドレス用信号線とを共用した信号線本
数の少ないアドレスデータバスも知られている。

このようなバスラインを使用した情報処理装置について
、やはりマスタ側がスレーブ側からデータを読み出す場
合のデータ転送手順を考える。

第４図に、そのようなアドレスデータバスデータ転送手
順をタイミングチャートにより示した。

図において、アドレスデータバス（Ａ／Ｄ）は、例えば
１６本の信号線から構成されているものとし、３２ビツ
トのアドレス空間内の１・６ビツトのアドレス信号を２
回に分けて、いわるゆ時分割多重化して転送する構成と
なっている。即ち、データ転送サイクルの開始にあたっ
て、ＩＡＣに信号が立ち上がると［同図（ａ）］　、マ
スタ側はＭＳＴＡＲＴ信号を立ち上げ［同図（ｂ）］、
同時にアドレスデータバスにアドレスの上位１６ビツト
（Ａ１６〜Ａ３１）を送出する［同図（Ｃ）］。

又、この時、リード・ライト信号（Ｒ／Ｗ）が立ち上が
っている［同図（ｄ）］。このリード・ライト信号は、
リードサイクルかライトサイクルかを指定する信号で、
リードサイクルではハイになっている。

スレーブ側では、マスタ側で送出したこれらの信号を認
識すると、応答信号ＲＳＰを一定時間送出する［同図（
ｆ）］。マスタ側は、このＲ３Ｐ信号を確認すると、ア
ドレスデータバスにアドレスの下位１６ビツト（ＡＯ〜
Ａｓ５）を送出する［同図（Ｃ）］。スレーブ側がこの
アドレスの下位１６ビツトを認識してＲ３Ｐ信号を出力
し［同図（ｆ）］、マスタ側がこれを確認すると、ＭＳ
ＴＡＲＴ信号とリード・ライト信号とを降下させる［同
図（ｂ）、（ｄ）］。スレーブ側は、ＭＳＴＡＲＴ信号
が降下したのを認識すると、ＤＴＡＣＫ信号を立ち上げ
［同図（ｇ）］、アアドレスデータ線にり−ドデータを
送出する［同図（Ｃ）］。その後、スレーブ側はＤＴＡ
ＣＫ信号を立ち下げ［同図（ｇ）］、マスタ側はリード
データの読み取りを行なって、最後にＩＡＣＫ信号を立
ち下げる［同図（ａ）］。

尚、図示していないが、ライトサイクルの場合には、マ
スタ側はアドレス上位１６ビツトとアドレス下位１６ビ
ツトを送出した後、スレーブ側からのＲ３Ｐ信号を確認
し、アドレスデータ線にライトデータを送出する。そし
て、そのライトデータに対するＲ３Ｐ信号がスレーブ側
から出力されたのを確認し、ＭＳＴＡＲＴ信号を降下さ
せるようにする。

（発明が解決しようとする課題） ところで、第３図に示したような構成のバスラインの場
合には、先に説明したように、アドレスバスに３２本、
データバスに３２本、合計６４本以上の信号線が必要と
なり、実際には信号線が合計１００本以上必要となる。

これでは、ハードウェアの物量が多く、信号処理手順が
複雑になる。

又、信号線の数に比例して、インタフェース部分に使用
されるコネクタが大型になり、ボードの基板外形や大き
さに制約を与えてしまう。

一方、アドレスデータバスを使用した第４図に示したバ
スラインでは、アドレス信号を上位ビットと下位ビット
に分けて伝送し、かつ、その信号線にリード／ライトデ
ータも伝送するため、信号線の数が少ない利点がある。

しかしながら、この方式では、アドレス信号やデータ信
号を送出する毎に、相手装置からの応答を確認しなけれ
ば信号の衝突が発生してしまう。従って、バスの転送能
力が低くなる難点がある。又、転送中は、他の装置がバ
スを使用することができないため、バス使用時間が長く
なると、システム全体の処理能力を上げることができな
いという問題点もあった。

本発明は以上の点に着目してなされたもので、信号線の
本数が少なく、又、バスラインの転送能力を向上させた
バスラインを有する情報処理装置を提供することを目的
とするものである。

（課題を解決するための手段） 本発明の情報処理装置は、マスタ側と、スレーブ側とを
接続するバスラインにおいて、アドレス信号及びデータ
信号を時分割多重化して伝送するアドレスデータ線と、
前記アドレスデータ線に伝送される信号を識別する識別
信号及び、アクセス制御信号を伝送するコントロールス
テータス線と、前記アドレスデータ線に伝送される信号
のサンプルタイミングを制御するための、タイミング信
号を伝送するサンプルタイミング制御線とを設けたこと
を特徴とするものである。

（作用） 本発明の装置においては、アドレスデータ線を使用して
、アドレス信号とデータ信号とをそれぞれ異なるタイミ
ングで、即ち時分割多重化して伝送する。

コントロールステータス線には、このアドレスデータ線
に伝送される信号が、アドレス信号かデータ信号か等を
識別する識別信号を伝送する。

又、このコントロールステータス線には、その他アクセ
ス制御に必要なアクセス制御信号を転送する。

更に、この装置には、サンプルタイミング制御線が設け
られている。このサンプルタイミング制御線には、アド
レスデータ線に伝送される信号のサンプルタイミングを
制御するタイミング信号が転送されている。マスタ側あ
るいはスレーブ側は、このタイミング信号に同期して、
アドレスデータ線上のアドレス信号やデータ信号のサン
プリングを行なう。従って、マスタ側もスレーブ側も、
互いの応答確認処理が不要となる。

（実施例） 〈装置のブロック構成〉 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明の情報処理装置の実施例を示すブロッ
ク図である。

この装置は、マスタ側２０とスレーブ側３０とをバスラ
イン５０によって接続したもので、大きく６つの部分に
分れている。即ち、この装置は、アドレス信号とデータ
信号の受は渡しを行なうアドレスデータバス部１１と、
コントロール信号等の受は渡しを行なうコントロールス
テータスバス部１２と、アドレスデータバス部における
信号のサンプルタイミングを制御するサンプルタイミン
グ制御バス部１３と、データ転送時の制御を行なうメモ
リアクセス制御バス部１４と、割込制御を行なう割込ア
ービタバス部１５、及びマスタ側２０からスレーブ側３
０に対して処理の起動とクリアを行なうオーダバス部１
６とから構成されている。

先ず、アドレスデータバス部１１のマスタ側には、上か
ら順にアドレスレジスタ（ＡＤＲ）２１１、書き込みデ
ータレジスタＤａｔａ（ＷＥ）２１２　、読み出しデー
タレジスタＤａｔａ　（ＲＥ）　２１３が設けられてい
る。又、スレーブ側３０にも、アドレスレジスタ３１１
、書き込みデータレジスタ３１２、読み出しデータレジ
スタ３１３が設けられている。そして、スレーブ側３０
の内部バスと、アドレスバスレジスタ３１１と、ドライ
バレシーバ４１と、アドレスデータ線５１と、ドライバ
レシーバ４１と、アドレスレジスタ２１１と、アドレス
バスとが順に直列に接続されている。又、マスタ側２０
のデータレジスタ２１２、２１３は互いに並列接続され
て、アドレスデータ線５１とデータバス間に接続されて
いる。−方、スレーブ側のデータレジスタ３１２，３１
３も、互いに並列接続され、その内部バスとアドレスデ
ータ線５１との間に接続されている。

尚、この実施例では、アドレスデータ線５１は、例えば
パリティチエツク信号線を含めて１７本構成のものとす
る。図では、これをｎ本と表示している。

次に、コントロールステータスバス部１２には、マスタ
側２０において、コントロール信号レジスタ２２１　と
ステータス信号レジスタ２２２とが設けられ、スレーブ
側３０においても同様に、コントロール信号レジスタ３
２１とステータス信号レジスタ３２２とが設けられてい
る。

スレーブ側３０のアドレスデータ（ＡＤ）バス制御線は
、コントロール信号レジスタ３２１と、ドライバレシー
バ４１と、コントロールステータス線５２と、ドライバ
レシーバ４１と、コントロール信号レジスタ２２１を介
してメモリスタート回路に接続されている。

又、スレーブ側３ｏ及びマスタ側２０の各ステータス信
号レジスタ３２２及び２２２は、いずれもコントロール
ステータス線５２の両端に接続されている。そして、マ
スタ側２０のステータスレジスタ２２２には、装置ナン
バー（Ｎｏ）信号とエラーコードとが入力するよう結線
されている。

又、スレーブ側３０のステータスレジスタ３２２からは
、ＢＯＵＴ信号が出力し、これはアドレスデータバス部
１１のデータレジスタ３１３の制御信号として使用され
る。

次に、サンプルタイミング制御バス部１３においては、
マスタ側２０にタイミング信号レジスタ２３を配置し、
スレーブ側３０にもタイミング信号レジスタ３３を配置
して、両者の間を双方向の２本の信号線から成るサンプ
ルタイミング制御線５３によって接続している。これら
の制御線には、ドライバ４３及びレシーバ４２がそれぞ
れ接続されている。

メモリアクセス制御バス部１４は、マスタ側２０に設け
られたＭＡＣＫ　ＭＥＮＤレジスタ２４と、スレーブ側
３０に設けられた同様のレジスタ３４との間を、双方向
の２本の信号線から成るメモリアクセス制御線５４で接
続したものである。この制御線５４にも、サンプルタイ
ミング制御線５３と同様に、ドライバ４３及びレシーバ
４２がそれぞれ挿入されている。

尚、メモリアクセス制御バス部１４のスレーブ側３０の
レジスタ３４にはＭＲＱ　（メモリリクエスト）信号が
格納されて、これがマスタ側に送出され、マスタ側のレ
ジスタ２４にはＭＡＣＫ　（メモリリードライト許可）
　、　ＭＥＮＤ　（メモリエンド）信号が格納されて、
スレーブ側３０に送出される構成となっている。

次に、割込アービタバス１５は、マスタ側２０のレジス
タ２５とスレーブ側３ｏのレジスタ３５との間を双方向
の２本の割込アービタ線５５で接続したもので、この割
込アービタ線５５にもドライバ４３及びレシーバ４２が
それぞれ挿入されている。

割込アービタバス部１５のこのスレーブ側３０のレジス
タ３５には、ＩＰＴＲＱ　（割込リクエスト）信号が格
納され、これがマスタ側に向けて出力される。又、マス
タ側２０のレジスタ２５には、ＩＰＴＡＣＫ　（割込み
許可）信号が格納され、これがスレーブ側３０に向けて
出力される構成となっている。

最後に、オーダバス部１６では、マスタ側２０のレジス
タ２６とスレーブ側３ｏのレジスタ３６の間が、マスタ
側２ｏからスレーブ側３０に向かう２本のオーダ線５６
で接続されており、各オーダ線にはドライバ４３及びレ
シーバ４２が挿入されている。尚、このマスタ側２０の
レジスタ２６には、ＯＲＤ　（オーダ）信号あるいはＣ
ＬＩＩ　（クリア）信号が格納され、これがスレーブ側
３０に向けて出力されるよう構成されている。

〈装置の動作〉 以上の構成の装置は次のように動作する。

第５図に、本発明の情報処理装置の動作を説明するタイ
ミングチャートを示した。

この図によって、上記第１図のマスタ側２０とスレーブ
側３０との間において、３２ビツトのアドレス空間を持
つマスタ側のメモリに、１６ビツト幅のデータをスレー
ブ側から転送するデータ書き込み動作手順を説明する。

先ず、始めに、スレーブ側３ｏにおいてＭＲＱ信号がハ
イになり［第５図（ｅ）］、これがメモリアクセス制御
線５４を介してマスタ側２０に通知される。この信号は
、メモリリクエスト信号、即ちデータ転送要求信号であ
り、マスタ側２０は、これに対しＭＡＣＫ信号をメモリ
アクセス制御線５４を通じてスレーブ側３０に出力する
［第５図（ａ）］、スレーブ側３０は、このアクセスを
許可するＭＡＣＫ信号を認識すると、コントロールステ
ータスバス部１２におけるＢＯＵＴ信号をハイレベルに
し、アドレスデータバス部１１に起動をかける［第５図
（ｆ）］。アドレスデータバス部１１においては、この
指示に従って、上位アドレス１６ビツト分（ＡＯ）をア
ドレスデータ線５１に出力する［第５図（ｇ）］。更に
、スレーブ側３０は、コントロールステータス線５２に
対し、現在アドレスデータ線５１に出力されたデータが
上位アドレス信号であることを識別する識別信号（ａｏ
）を出力する［第５図（ｈ）］。

上位アドレス１６ビツト分の信号へ〇とその識別信号ａ
０とは、共に１時間、アドレスデータ線５１あるいはコ
ントロールステータス線５２上に送出される［第５図（
ｇ）、（ｈ）］。この］同は、ドライバレシーバ４１や
バスライン５０の長さ等によって種々選定される。例え
ば、高速のドライバレシーバを使用し転送距離が短いよ
うな場合には時間Ｔは短く設定され、−殻内なＴＴＬ素
子等を用いた場合には時間Ｔは長くなる。

尚、上記コントロールステータスバス部１２のスレーブ
側３０において出力されるＢＯＵＴ信号は、スレーブ側
がアドレスデータ線５１にデータを出力している間にハ
イレベルに維持される信号である。

更に、アドレス信号Ａｏとその信号を識別する識別信号
ａ０とが、アドレスデータ線５１及びコントロールステ
ータス線５２に出力されている間、サンプルタイミング
制御バス部１３にはスレーブ側３０からタイミング信号
ＳＡＭＴＭが出力される［第５図（ｉ）］。このタイミ
ング信号は、周期Ｔ、デユーティ５０対５ｏで、その立
ち下がりエツジが３／４Ｔの位置にある信号である。

次の時間Ｔのタイミングで、スレーブ側３０はアドレス
データ線５１に下位１６ビツト分のアドレス信号（Ａ１
）を出力し［第５図（ｇ）］、同時にそれが下位アドレ
ス１６ビツト分であることを識別する識別信号ａｌをコ
ントロールステータス線５２に出力する［第５図（ｈ）
］。そして、更に、次のＴ時間に、スレーブ側３０から
アドレスデータ線５１に１６ビツトの書き込みデータＤ
が出力され、同時にコントロールステータス線５０に対
し、これがデータ信号であることの識別を行なう識別信
号ｄが出力される［第５図（ｇ）、（ｈ）］。この間に
も、サンプルタイミング信号が出力されていることは先
に述べた通りである［第５図（ｉ）］、 スレーブ側３０は、データ信号りの送出後、ＢＯＵＴ信
号をロウレベルにする［第５図（ｆ）］。

マスタ側２０は、タイミング信号ＳＭＴＭ　［第５図（
ｉ）］がハイレベルとなっているタイミングで、上位ア
ドレスＡ。と下位アドレス八〇とをアドレスレジスタ２
１１に取り込み、メモリアドレスを確定する一方、書き
込みデータレジスタ２１２に書き込みデータＤを格納す
る。そしてマスタ側２０は、ＢＯＵＴ信号がロウレベル
になった後［第５図（ｆ）］、コントロールステータス
線５２に対しエラーコードを出力し［第５図（ｄ）］、
同時にサンプルタイミング制御線５３にタイミング信号
ＳＭＴＭを出力する［第５図（ｂ）］。

尚、図中、＊２と表示したデータ出力動作はデータ読み
出し時の動作を示し、データ書き込み時にはこの動作は
ない。

上記エラーコードは、例えばデータの正常格納ならば１
６進表示で“ＯＯ”、パリティエラー発生ならば“０１
”、アドレスインバリッドならば“０２“というような
内容の情報を表わす。スレーブ側３０は、タイミング信
号の立ち上がりによって、コントロールステータス線５
２にエラーコードが出力されていることを認識しこれを
読み込む。

尚、このエラーコードが出力されている時間は、図中ｔ
と表示した。この時間は、スレーブ側における１単位の
出力時間Ｔと等しくてもよいが、必ずしも等しくなくて
よく、装置の構成によってそれぞれ自由に選定すること
ができる。

さて、スレーブ側３０は、タイミング信号がロウレベル
になるのを確認すると［第５図（ｂ）　］　、ＭＲＱ信
号をロウにし［第５図（ｅ）］、書き込み終了をメモリ
アクセス制御線５４を介してマスタ側２０に通知する。

マスタ側２０は、このＭＲＱ信号がロウになるのを確認
すると、ＭＡＣに信号をロウにしライトサイクルが完了
する［第５図（ａ）］。

次に、リードサイクルの場合を説明する。

リードサイクルにおいては、第５図において、スレーブ
側３０が上位アドレスＡｏと下位アドレスＡ１を出力し
［第５図（ｇ）］、同時に識別信号ａＯとａ、及びタイ
ミング信号ＳＡＭＴＭを出力する［第５図（ｇ）、（ｈ
）］。その後、リードサイクルであるから＊１に示した
データの出力は行なわず、直ちにＢＯＵＴ信号が立ち下
がる［第５図（ｆ）］。

一方、マスタ側２０においては、このＢＯＵＴ信号がロ
ウレベルになった後、コントロールステータス線５２に
エラーコードを出力し［第５図（ａ）］、同時にアドレ
スデータ線５１にリードされるべきデータ信号を出力す
る［第５図（Ｃ）］。そして、サンプルタイミング制御
線５３にタイミング信号を出力して［第５図（ｂ）］、
スレーブ側３０にその読み取りタイミングを指示する。

データの読み込み終了後のＭＲＱ信号の出力やＭＡＣＫ
信号の出力等の処置は、ライトサイクルの場合と同様で
ある。

〈起動動作〉 次に、上記装置の起動動作を説明する。

第６図は、この装置の起動動作を説明するタイミングチ
ャートである。

この起動動作は、マスタ側２ｏからスレーブ側３０に対
して起動命令を出す動作である。

先ず、マスタ側２０は、装置ナンバー（Ｎｏ）をコント
ロールステータス線５２に出力する［第６図（ａ）］、
そして、オーダバス部１６においてオーダ信号ＯＲＤを
ハイレベルにする［第６図（ｂ）］。

上記コントロールステータス線５２に出力された装置ナ
ンバーは、スレーブ側３ｏを特定する装置ナンバーであ
る。従って、このスレーブ側では、装置ナンバーとオー
ダ信号を受信すると、そのデータが自装置番号であるこ
とを認識し、自装置内のマイクロプロセッサ（μｐ）や
周辺ハードウェアに対し、起動受は付けの割込みを発生
させる［第６図（ｅ）］。

尚、マスタ側２０からスレーブ側３０にクリア命令を発
生する場合にも、上記起動動作と全く同様の処理が行な
われる。但し、この場合、オーダバス部１６では、ＯＲ
［）信号でなく　　ＣＬＲ信号が出力される。

〈割込動作〉 次に、スレーブ側３０からマスタ側２０に対する割込要
求があった場合の動作を説明する。

第７図は、この割込動作を説明するためのタイミングチ
ャートである。

図に示すように、先ず、スレーブ側３０において割込要
求が発生した場合、スレーブ側はマスタ側のＩＰＴＡＣ
Ｋ　（割込許可信号）がロウレベルであることを確認し
、ＩＰＴＲＱ　（割込信号）を立ち上がらせ［第７図（
Ｃ）］、これを割込アービタ線５５を介してマスタ側２
０に向けて出力する。

マスタ側２０は、　ＩＰＴＲＱ信号がハイレベルになっ
たことを認識すると、マスタ側におけるマイクロプロセ
ッサ等に割込みをかけるためＩＰＴＲＱ信号を立ち上が
らせる［第７図（ａ）］。そして、その割込みが受は付
けられれば、ＩＰＴＡＣＫ信号を立ち上がらせる［第７
図（ｂ）］。

このＩＰＴＡＣＫ信号は、割込アービタ線５５を通じて
スレーブ側３０に通知される。スレーブ側３０は、この
ＩＰＴＡＣＫ信号がハイレベルになると、自己のＩＰＴ
ＡＣＫ信号を立ち上がらせ割込データ等の転送を行なう
。この割込データ等はアドレスデータ線５１を通じて転
送される。これが完了すると、スレーブ側ではＩＰＴＲ
Ｑ信号をロウレベルにする［第７図（Ｃ）］。マスタ側
は、このＩＰＴＲＱ信号がロウレベルになったのを確認
すると、ＩＰＴＡＣＫ信号をロウレベルにし次の割込み
待ち状態となる［第７図（ａ）］。スレーブ側３ｏも、
これに続いてＩＰＴＡＣＫ信号を立ち下がらせる［第７
図（ｄ）］。

尚、マスタ側２０に各スレーブ毎の割込データを格納す
るエリアが確保されていれば、先に割込データを格納し
、その後にＩＰＴＲＱ信号をハイにしてもよい。この場
合には、スレーブ側３０はＩＰＴＡＣＫ信号がハイにな
ったのを確認して、直ちにＩＰＴＲＱ信号をロウにして
しまう。

以上の装置においては、アドレスデータ線５１を採用す
ることによって、アドレス信号とデータ信号を時分割多
重化して転送することができ、信号線の本数は非常に少
なくすることができる。

又、コントロールステータス線５２にコード化した識別
信号やアクセス制御信号、例えば装置番号、エラーコー
ド等を出力するようにしたので、従来、各制御毎に設け
られていた多数のタグ線を省略することができる。この
点も含めて、信号線の本数が大幅に削減され、コネクタ
の縮小化と基板設計の自由度の増大を図ることができる
。

又、コントロールステータス線５２に上記のようにパリ
ティ線を付加したことによって、コード化された識別信
号やアクセス制御信号のパリティチエツクを行なうこと
ができ、タグ線を用いた場合に比較して制御の信頼性が
向上する。

更に、第５図で説明したように、アドレス信号及びデー
タ信号を時分割多重化して、アドレスデータ線上に送出
する場合に、サンプルタイミング制御線５３に、各信号
のサンプルタイミングを制御するタイミング信号を出力
するので、その信号認識のためにマスタ側とスレーブ側
との間で応答を繰り返す必要がなく、１回のリードサイ
クル、ライトサイクルに要する時間を、従来の方式に比
べて短縮できる。

又、アドレスデータ線にデータが出力されている際、コ
ントロールステータス線５２にリードサイクルイかライ
トサイクルかを示す信号を付加することによって、従来
、リードサイクルライトサイクルを示すために設けられ
ていたタグ線の省略を行なうこともできる。又、コント
ロールステータス線のビット数に応じて、マスタ側から
送出するエラーコードを多種コード化することができ、
数多くの情報の送出が可能となっている。

本発明は以上の実施例に限定されない。

上記マスタ側に接続されるスレーブ側のボードは、１台
以上何台あってもよい。又、装置各部の構成は、既知の
同等の機能の種々のブロックに置き換えて差し支えない
。更に、データやアドレス信号の出力タイミング、出力
順序等も、本発明の趣旨の範囲内で自由に変更して差し
支えない。

（発明の効果） 以上説明した本発明の情報処理装置は、アドレスデータ
線にアドレス信号及びデータ信号を時分割多重化して送
出する一方、コントロールステータス線にその信号を識
別する識別信号を出力し、同時にその信号のサンプルタ
イミングを制御するタイミング信号をサンプルタイミン
グ制御線に出力するようにしたので、比較的少ない信号
線を利用して、効率的にマスタ側とスレーブ側とのデー
タの送受信を行なうことができる。

【図面の簡単な説明】

第１図は本発明の情報処理装置の実施例を示すブロック
図、第２図は従来のバスシステムを使用した情報処理装
置のブロック図、第３図はその動作を説明するタイミン
グチャート、第４図は従来のアドレスデータバスを使用
した情報処理装置の動作を説明するタイミングチャート
、第５図は本発明の装置のデータ転送動作を説明するタ
イミングチャート、第６図は本発明の装置の起動時の動
作を説明するタイミングチャート、第７図は本発明の装
置の割込動作時の動作を説明するタイミングチャートで
ある。 １１・・・アドレスデータバス部、 １２・・・コントロールステータスバス部、１３・・・
サンプルタイミング制御バス部、１４・・・メモリアク
セス制御バス部、１５・・・割込アービタバス部、 １６・・・オーダバス部、２０・・・マスタ側、３０・
・・スレーブ側、４１・・・ドライバレシーバ、４２・
・・レシーバ、４３・・・ドライバ、５１・・・アドレ
スデータ線、 ５２・・・コントロールステータス線、５３・・・サン
プルタイミング制御線、５４・・・メモリアクセス制御
線、 ５５・・・割込アービタ線、５６・・・オーダ線。 特許出願人　沖電気工業株式会社 マスタ側 Ｖ）／ＩＥバスな使用した装置の動作タイミングチャー
ト第３ｒＡ マスタ化す （ＣＬＲ）

Claims (1)

1. 【特許請求の範囲】 マスタ側と、スレーブ側とを接続するバスラインにおい
   て、 アドレス信号及びデータ信号を時分割多重化して伝送す
   るアドレスデータ線と、 前記アドレスデータ線に伝送される信号を識別する識別
   信号及び、アクセス制御信号を伝送するコントロールス
   テータス線と、 前記アドレスデータ線に伝送される信号のサンプルタイ
   ミングを制御するための、タイミング信号を伝送するサ
   ンプルタイミング制御線とを設けたことを特徴とする情
   報処理装置。