JPH01286721A - Input circuit for digital protection relay, method of inspecting same circuit and digital protective relay with same circuit - Google Patents
Input circuit for digital protection relay, method of inspecting same circuit and digital protective relay with same circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル保護継電装置に係り、特に、ディ
ジタル信号処理プロセッサ(以下、略してDSPと称す
る)において同一のディジタルフィルタ演算を入力信号
及び点検信号について行い。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital protective relay device, and particularly to a digital signal processing processor (hereinafter abbreviated as DSP) that performs the same digital filter operation on an input signal. and inspection signals.
アナログ入力回路及びDSPを点検するようにしたディ
ジタル保護継電装置の点検方法に関する。The present invention relates to a method for inspecting a digital protective relay device that inspects an analog input circuit and a DSP.
従来、ディジタル保護リレーは電気学会雑誌、105巻
、12号、12頁(昭60)、特開昭61−22762
8.日立評論VoQ、61 Na11(1979−11
)及び特公昭62−49809において論じられている
ように、入力フィルタはRCアクティブフィルタで構成
され、フィルタリング後にサンプルホールド(以下、略
してS/Hと称す) L、、 A/D変換し保護リレー
演算を行っている。このため、フィルタの前段から高調
波信号を常時印加することにより、アナログ回路の点検
・監視を行っていた。また、高精度の機知電圧をS/H
から印加し。Conventionally, digital protection relays have been described in the Journal of the Institute of Electrical Engineers of Japan, Vol. 105, No. 12, p.
8. Hitachi Review VoQ, 61 Na11 (1979-11
) and Japanese Patent Publication No. 62-49809, the input filter consists of an RC active filter, and after filtering, a sample hold (hereinafter abbreviated as S/H) L,, A/D conversion, and a protection relay are used. Performing calculations. For this reason, analog circuits have been inspected and monitored by constantly applying harmonic signals from the front stage of the filter. In addition, high-precision detection voltage is S/H.
Apply from.
A/D変換の精度をチエツクしていた。さらには、零相
監視、逆相監視等を行い、点検・監視を行っていた。I was checking the accuracy of A/D conversion. Furthermore, zero-phase monitoring, reverse-phase monitoring, etc. were performed for inspection and monitoring.
従来は、これらの点検・監視のために、多くの点検回路
を付加していた。Conventionally, many inspection circuits were added for these inspections and monitoring.
上記従来技術は、入力フィルタがRCアクティブフィル
タとなっている。RCアクティブフィルタは、フィルタ
を構成する素子の初期値偏差により、複数あるフィルタ
の特性のバラツキが生じる。In the above conventional technology, the input filter is an RC active filter. In an RC active filter, variations in characteristics of a plurality of filters occur due to initial value deviations of elements constituting the filter.
また、素子の温度特性及び経年変化により特性劣化が生
じる。さらに、アナログ回路はディジタル回路に比べ信
頼性が低い、このため、上記したような、高調波監視、
A/D精度監視、零相監視及び逆相監視等の多くの点検
・監視機能を付加させる必要があった。In addition, characteristics deteriorate due to temperature characteristics and aging of the element. Furthermore, analog circuits are less reliable than digital circuits, so harmonic monitoring, such as the one described above,
It was necessary to add many inspection and monitoring functions such as A/D accuracy monitoring, zero-phase monitoring, and reverse-phase monitoring.
従って、点検・監視用の付加回路が必要となるため回路
規模が大きくなり、小形化できない問題があった。さら
には、調整・点検作業が必要となるためメンテナンスフ
リー化が達成できず、信頼度を高めることはできなかっ
た。Therefore, since an additional circuit for inspection and monitoring is required, the circuit scale becomes large, and there is a problem that miniaturization is not possible. Furthermore, since adjustments and inspections were required, maintenance-free operation could not be achieved and reliability could not be increased.
本発明の目的は、上記従来技術の欠点を克服し、保護継
電装置の入力回路の点検・監視を容易にすると共に、無
保守・無点検化を可能にし、ディジタル保護継電装置の
信頼度を大幅に向上できる点検方法を提供することにあ
る。It is an object of the present invention to overcome the drawbacks of the above-mentioned prior art, to facilitate inspection and monitoring of the input circuit of a protective relay device, to eliminate maintenance and inspection, and to improve the reliability of a digital protective relay device. The objective is to provide an inspection method that can significantly improve
本発明の他の目的は、ディジタル保護継電装置の入力回
路の点検・監視を容易に行い得る小形化された保護継電
装置の入力回路を提供するにある。Another object of the present invention is to provide a miniaturized input circuit for a protective relay device that allows easy inspection and monitoring of the input circuit of the digital protective relay device.
本発明の他の目的は、信頼度の高いディジタル保護継電
装置を提供することにある。Another object of the present invention is to provide a highly reliable digital protective relay device.
上記目的は、
(1)アナログ信号を入力し、ディジタル量に変換する
A/D変換部及びディジタルシグナルプロセッサ(DS
P)を同一プリント基板に搭載し。The above objectives are as follows: (1) An A/D converter and a digital signal processor (DS) that input analog signals and convert them into digital quantities;
P) is mounted on the same printed circuit board.
A/D変換後にDSPによりディジタルフィルタ演算を
時分割に複数チャネル分行う。After A/D conversion, the DSP performs digital filter calculations for multiple channels in a time-division manner.
(2)複数入力のうちの一つに基準電圧となる信号を印
加する。(2) Apply a signal serving as a reference voltage to one of the plurality of inputs.
(3)外部からの入力信号に対するフィルタ演算及び基
準電圧信号に対するフィルタ演算は同一のプログラムに
て処理する。(3) Filter calculations for external input signals and filter calculations for reference voltage signals are processed by the same program.
(4)上記(3)の基準電圧信号に対するフィルタ演算
に用いるフィルタ係数のみを変更させ、既知データと比
較し、アナログ入力回路の異常検出をディジタルフィル
タの周期ごと行う。(4) Only the filter coefficients used in the filter calculation for the reference voltage signal in (3) above are changed, compared with known data, and abnormality detection of the analog input circuit is performed every period of the digital filter.
(5)さらに、他のプリント基板のCPUで上記(4)
に示した方法で演算した結果を既知データと比較し、異
常検出を行う。(5) Furthermore, in the CPU of another printed circuit board, the above (4)
The results calculated using the method shown in 2 are compared with known data to detect anomalies.
以上より、上記目的を達成することができる。As described above, the above objective can be achieved.
また、上記他の目的を達成するための、ディジタル保護
継電装置の入力回路に、電力系績の電圧及び電流情報信
号と共に入力回路の点検のため入力される基準信号を発
生する基準信号発生源を設けたものである。また、入力
回路内のディジタルシグナルプロセッサ内に基準信号に
相当する値を保持し、この値をフィルタ演算した結果を
D/A変換し、電力系績の電圧及び電流情報信号と共に
マルチプレクサに出力するD / A’変換器を設けた
ものである。In addition, in order to achieve the other objectives mentioned above, a reference signal generation source that generates a reference signal that is input to the input circuit of the digital protective relay device for inspection of the input circuit together with the voltage and current information signals of the power system. It has been established. In addition, a value corresponding to the reference signal is held in the digital signal processor in the input circuit, and the result of filtering this value is D/A converted and output to the multiplexer together with the voltage and current information signals of the power system. /A' converter is installed.
更に、上記他の目的を達成するため、入力回路。Furthermore, to achieve the other objects mentioned above, an input circuit.
保護演算を行う演算処理部及びディジタル入出力部とか
ら構成されるディジタル保護継電装置の入力回路部に、
入力回路の点検を行うため電力系績の電圧及び電流情報
信号と共にマルチプレクサに入力する基準信号を発生す
る基準信号発生源を設けたものである。In the input circuit section of the digital protective relay device, which consists of an arithmetic processing section that performs protection calculations and a digital input/output section,
In order to inspect the input circuit, a reference signal generation source is provided that generates a reference signal to be input to the multiplexer together with the voltage and current information signals of the power system.
DSPは、A/D変換したデータ及びフィルタ係数を用
いて、時分割に多数のチャネルのディジタルフィルタ演
算を行う、このとき、フィルタ係数を外部入力データ及
び基準電圧データとで異なるようにし、プログラムは全
く同一とする。The DSP uses A/D converted data and filter coefficients to time-divisionally perform digital filter calculations on many channels. At this time, the filter coefficients are made different for external input data and reference voltage data, and the program is be exactly the same.
それによって、外部入力データのチャネル及び基準電圧
データのチャネルと全く同じ条件でフィルタ演算をする
ため、忠実に精度の高い点検が行なえる。As a result, since the filter calculation is performed under exactly the same conditions as the channels of external input data and the channels of reference voltage data, inspection can be performed faithfully and with high precision.
また、上記の点検をディジタルフィルタのサンプリング
周期ごと行うようにするので、点検が短時間ですみ、リ
レーをロックさせる必要がなくなり、処理の効率を向上
させることができる。Further, since the above inspection is performed every sampling period of the digital filter, the inspection can be completed in a short time, and there is no need to lock the relay, so that processing efficiency can be improved.
以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明を適用するディジタル保護リレー装置、
特に、アナログ入力部のブロック構成を示す。FIG. 1 shows a digital protection relay device to which the present invention is applied;
In particular, the block configuration of the analog input section is shown.
第1図において、LA、IB及びINはサンプリング周
波数の1/2以上の信号成分を除去するための折返し誤
差防止フィルタ、2は基準電圧Vre、を供給する基準
電圧源、3はマルチプレクサ、4はサンプルホールド回
路、5はアナログ/ディジタル変換器、6はバッファR
AM、7はディジタル信号処理プロセッサ(DSP)、
8はDSPの演算処理部及びデータの入出力を制御する
プログラムを記憶したインストラクション用のプログラ
ムROM (Read 0nly Memory) 、
9は内部バス、1oは双方向からアクセス可能なデュ
アルポートメモ1ハ 11はインタフェース回路、12
は標準化バス(VMEバス、 Multiバスなど)で
ある。また、第1図において、inA、inB及びin
Nは、電力系績からの電圧及び電流情報信号である。V
relは基準信号であり、直流信号あるいは交流信号で
ある。In FIG. 1, LA, IB, and IN are aliasing error prevention filters for removing signal components of 1/2 or more of the sampling frequency, 2 is a reference voltage source that supplies a reference voltage Vre, 3 is a multiplexer, and 4 is a multiplexer. Sample and hold circuit, 5 is analog/digital converter, 6 is buffer R
AM, 7 is a digital signal processing processor (DSP),
8 is a program ROM (Read Only Memory) for instructions that stores a program for controlling the arithmetic processing unit of the DSP and data input/output;
9 is an internal bus, 1o is a dual port memory 1c that can be accessed from both directions, 11 is an interface circuit, 12
is a standardized bus (VME bus, Multi bus, etc.). In addition, in FIG. 1, inA, inB and in
N is the voltage and current information signal from the power grid. V
rel is a reference signal, which is a DC signal or an AC signal.
次に第1図の7に示したDSPについてその概要を説明
する。第2図にはDSPのブロック構成を示す、第2図
において、21は外部メモリのアドレス指定を行うアド
レスレジスタ、22はデータレジスタ、23はデータR
AM、24はnビットXnビットの高速並列乗算器であ
る。該高速並列乗算器は、前記乗算器への入力データi
nX及びinYを1インストラクシヨンサイクルの間に
乗算し、結果outZを出力するものである。Next, the outline of the DSP shown at 7 in FIG. 1 will be explained. Figure 2 shows the block configuration of the DSP. In Figure 2, 21 is an address register that specifies the address of the external memory, 22 is a data register, and 23 is a data register.
AM, 24 is an n-bit x n-bit high-speed parallel multiplier. The high-speed parallel multiplier has input data i to the multiplier.
It multiplies nX and inY during one instruction cycle and outputs the result outZ.
25はDSPの演算処理及びデータの入出力を制御する
プログラムを記憶したインストラクション用ROM、2
6は外部との制御信号a、b及びCなど割込み等をコン
トロールする制御回路、27はA L U (Arit
hmetic Logic Unit)であり、加減算
等を行う演算部、28はアキュムレータ、29はDSP
の内部バス(データバス、アドレスバス)である。25 is an instruction ROM that stores a program for controlling DSP arithmetic processing and data input/output;
6 is a control circuit that controls interrupts such as external control signals a, b, and C, and 27 is an ALU (Arit
hmetic Logic Unit), which is an arithmetic unit that performs addition and subtraction, etc., 28 is an accumulator, and 29 is a DSP.
internal buses (data bus, address bus).
尚、前記インストラクション用ROM8及び25は、ど
ちらか一方のみを有する構成としても良い。Incidentally, the instruction ROMs 8 and 25 may be configured to include only one of them.
DSPの特徴としては、先にも述べたが、1インストラ
クシヨンサイクルの間に積和演算が可能であること、さ
らには、パイプライン処理が可能であることなどにより
、固定及び浮動小数点データの高速な数置演算が実現で
きることである。As mentioned earlier, DSP features include the ability to perform multiply-accumulate operations within one instruction cycle, and pipeline processing, making it possible to process fixed and floating point data. It is possible to realize high-speed numerical operations.
以上より、DSPを用いると固定及び浮動小数点データ
の積和演算を高速に繰返すディジタルフィルタが実現で
きる。As described above, by using a DSP, it is possible to realize a digital filter that repeats product-sum operations on fixed and floating point data at high speed.
第3図には、ディジタルフィルタのブロック構成を示す
0図において、(a)はIIR形(Infinite−
extent Impulse Re5ponse)フ
ィルタ、(b)はFIR形(Finite−exten
t Impulse Re5ponse)フィルタであ
る。In Fig. 3, which shows the block configuration of a digital filter, (a) is an IIR type (infinite-type).
Extent Impulse Re5ponse) filter, (b) is an FIR type (Finite-exten
t Impulse Re5ponse) filter.
(a)において、Xnは入力信号、31はゲイン係数H
132,33,34及び35はフィルタ係数Bl、B2
.Al及びA2をそれぞれ乗算する乗算部である。36
は、信号WIlをサンプリング周期Tの一時刻分遅延さ
せる遅延部、37は、信号wn−iをサンプリング周期
Tの一時刻分遅延させる遅延部、38,39,310及
び311は加算部、Ynはフィルタの出力信号である。In (a), Xn is the input signal, 31 is the gain coefficient H
132, 33, 34 and 35 are filter coefficients Bl, B2
.. This is a multiplication unit that multiplies Al and A2, respectively. 36
is a delay unit that delays the signal WIl by one time of the sampling period T; 37 is a delay unit that delays the signal wn-i by one time of the sampling period T; 38, 39, 310, and 311 are adders; is the output signal of the filter.
(b)において、X 11は入力信号、312はX’s
を一時刻遅延させる遅延部、313はX’n−1を一時
刻遅延させる遅延部、314,315及び316はフィ
ルタ係数A’ O,A’ 1及びA’ 2を乗算する乗
算部、317及び318は加算部、Y I、はフィルタ
出力である。In (b), X 11 is the input signal, 312 is X's
313 is a delay unit that delays X'n-1 by one time; 314, 315, and 316 are multipliers that multiply filter coefficients A'O, A'1, and A'2; 317 and 318 is an adder, and YI is a filter output.
次に、ディジタルフィルタの演算について述べる。第3
図の(a)に示したIIR形のディジタルフィルタは以
下に示す演算を行う。Next, the calculation of the digital filter will be described. Third
The IIR type digital filter shown in (a) of the figure performs the following calculations.
Wn=H−Xn+B l ・Wn−t+B 2 ・Wn
−z =・(1)Y、=W、+ A 1 ・W、−工+
A 2 ・Wn−z −(2)Hニゲイン係数
Al、A2.Bl、B2 :フィルタ係数XIl二人力
データ
Yn:出力データ
W−−s:Wnの一時刻遅延データ
Wn−z:Wnの二時刻遅延データ
第3図(b)に示したFIR形のディジタルフィルタは
以下に示す演算を行う。Wn=H−Xn+B l ・Wn−t+B 2 ・Wn
-z =・(1) Y, =W, + A 1 ・W, −Work+
A2.Wn-z-(2)H gain coefficient Al, A2. Bl, B2: Filter coefficients Perform the calculations shown below.
y’n=A O−X’o+A 1 ”X’n−1+A
2’X’t−z・・・(3)
A’ O,A’ 1.A’ 2:フィルタ係数X′
。−1:X’。の−時刻遅延データX ’ n −z
: X ’ nの二時刻遅延データX’B:入力データ
Y ’ n :出力データ
IIR形及びFIR形のディジタルフィルタはDSPに
てソフトウェアでプログラミングすることで容易に実現
できる。従って、タイプの異なるフィルタ及び次数の異
なるフィルタをソフトウェアで任意に構成できることは
言うまでもないことである。y'n=A O-X'o+A 1 "X'n-1+A
2'X't-z...(3) A' O, A' 1. A' 2: Filter coefficient X'
. -1:X'. -time delay data X' n -z
: Two-time delay data of X'n X'B: Input data Y'n: Output data IIR type and FIR type digital filters can be easily realized by programming with software in DSP. Therefore, it goes without saying that filters of different types and filters of different orders can be arbitrarily configured by software.
また、IIR形を例にとってみると、同一の構成で、ロ
ーパスフィルタ、バンドパスフィルタ。Also, taking the IIR type as an example, it has the same configuration as a low-pass filter and a band-pass filter.
バイパスフィルタ、ノツチフィルタ、ローパスノツチフ
ィルタ、バイパスノツチフィルタ及びオールパスフィル
タが実現できる。以下に上記フィルタの伝達関数を示す
式をいくつが例示する。Bypass filters, notch filters, low-pass notch filters, bypass notch filters, and all-pass filters can be realized. Below are some examples of equations representing the transfer function of the filter.
尚、ここで2次のフィルタの伝達関数の一般式%式% ココテ、AO=O,A1=2.A2=−1とする。In addition, here, the general formula for the transfer function of the second-order filter% formula% Kokote, AO=O, A1=2. Let A2=-1.
(バイパスフィルタ) ここで、AO=1.A1=−2,A2=1とする。(Bypass filter) Here, AO=1. Let A1=-2 and A2=1.
(ノツチフィルタ)
ココテ、AO=1.Al=−y、A2=1第4図には、
各種フィルタの周波数特性の概略を示す。(Notchi filter) Kokote, AO=1. Al=-y, A2=1 In Figure 4,
An overview of the frequency characteristics of various filters is shown.
(a)ローパスフィルタ
(b)バンドパスフィルタ
(c)バイパスフィルタ
(d)ノツチフィルタ
(e) ローパスノツチフィルタ
(f)バイパスノツチフィルタ
(g)オールパスフィルタ
以上より、ディジタルフィルタは係数であるAl、A2
.Bl及びB2を変更することにより。(a) Low-pass filter (b) Band-pass filter (c) Bypass filter (d) Notch filter (e) Low-pass notch filter (f) Bypass notch filter (g) All-pass filter From the above, digital filters have coefficients Al, A2
.. By changing Bl and B2.
演算処理は同一で、タイプの異なるフィルタが容易に変
更できるものである。The arithmetic processing is the same, and different types of filters can be easily changed.
次に、本発明の実施例の動作について説明する。Next, the operation of the embodiment of the present invention will be explained.
第5図は、実施例の動作を説明するためのフロ−チャー
トである。以下、第1図のブロック構成図及び第5図の
フローチャートを用いて説明する。FIG. 5 is a flow chart for explaining the operation of the embodiment. The following description will be made using the block diagram of FIG. 1 and the flowchart of FIG. 5.
まず、データ入力について説明する。First, data input will be explained.
第1図のIA、IB及びINには、電力系績の電圧、電
流をPT−CT(変圧器・変流器)を介した信号inA
、inB及びinNを入力する。IA, IB, and IN in Figure 1 are signals inA that transmit the voltage and current of the power system via PT-CT (transformer/current transformer).
, inB and inN.
IA、IB及びINはサンプリングによる折返し誤差を
防止すると共に、入力バッファとして動作し、3にて示
したマルチプレクサに入力する。これらの動作と同じよ
うに、2にて示した基準電圧源から基準電圧Vrez
をマルチプレクサに入力する。基準電圧は直流及び交流
信号のどちらでもよい。IA, IB, and IN prevent aliasing errors due to sampling and also act as input buffers and input to the multiplexer shown at 3. Similarly to these operations, the reference voltage Vrez is supplied from the reference voltage source shown in 2.
is input to the multiplexer. The reference voltage may be either a DC signal or an AC signal.
3にて示したMPXは複数の入力を周期的に順次切換え
、4に示したS/H回路に入力する。S/H回路は、A
/Dの変換精度を高精度にするために、A/D変換の間
アナログの入力データを保持する。5に示したA/D変
換器はサンプルホールドされたアナログ信号をディジタ
ル信号に変換し、6に示したバッファRAMに入力する
。The MPX shown at 3 sequentially switches a plurality of inputs periodically and inputs them to the S/H circuit shown at 4. The S/H circuit is A
In order to increase the accuracy of A/D conversion, analog input data is held during A/D conversion. The A/D converter shown at 5 converts the sampled and held analog signal into a digital signal and inputs it to the buffer RAM shown at 6.
7に示したDSPは、8に示したインストラクション用
ROMに記憶したDSPの演算処理及びデータの入出力
を制御するプログラムに基づき、バッファRAM6に記
憶した入力データを入力し、演算を行う。The DSP shown in 7 inputs the input data stored in the buffer RAM 6 and performs calculations based on the program stored in the instruction ROM shown in 8 for controlling the calculation processing of the DSP and the input/output of data.
次に、第5図を用いてDSPの処理について説明する。Next, the processing of the DSP will be explained using FIG.
第5図において、ブロック51はイニシャル処理を行う
、DSP内部RAM23をクリアしイニシャルデータと
して、ディジタルフィルタ係数をDSP内部のRAM2
3に入力する。この場合、第1図に示したinA、in
B及びinNと、Vr@tのフィルタ処理を行うための
フィルタ係数は異なるものであり、これら係数はイニシ
ャル時にDSP内部のRAM23に入力しておく。In FIG. 5, a block 51 performs initial processing, clears the DSP internal RAM 23, and stores the digital filter coefficients as initial data in the DSP internal RAM 23.
Enter 3. In this case, inA, in shown in FIG.
The filter coefficients for filtering B and inN and Vr@t are different, and these coefficients are input into the RAM 23 inside the DSP at the time of initialization.
第6図はDSP内部RAM23のメモリマツプを示す。FIG. 6 shows a memory map of the DSP internal RAM 23.
第6図に示すように、A c h ” N c h用の
フィルタ係数はB番地及びVretch用のフィルタ係
数はC番地からそれぞれ記憶しておく、第5図のブロッ
ク52は、フィルタ演算を入力データに同期させるブロ
ックである。As shown in FIG. 6, the filter coefficients for A c h "N c h are stored from address B and the filter coefficients for Vretch are stored from address C. Block 52 in FIG. 5 inputs the filter calculation. This block is synchronized with data.
第5図のブロック53では、先にも述べたがDSP外部
のメモリからDSP内部RAM23へ入力データを転送
するデータ入力部である。入力データは、第6図のA番
地から入力データ数記憶する。As mentioned earlier, the block 53 in FIG. 5 is a data input section that transfers input data from the memory outside the DSP to the DSP internal RAM 23. The number of input data is stored starting from address A in FIG.
第5図のブロック54では、先に示した(1)、 (2
)及び(3)式のディジタルフィルタ演算を行うブロッ
クである。このブロックでは、Aeh=Nch、すなわ
ち、入力inA”inHの電力系績からの信号について
、第6図のB番地から記憶したフィルタ係数を用いてフ
ィルタ演算を行う。In block 54 of FIG. 5, (1), (2
) and (3). In this block, a filter operation is performed on the signal from the power system of Aeh=Nch, that is, the input inA"inH, using the filter coefficients stored from address B in FIG. 6.
第5図のブロック55では、基準信号V r @tにつ
いて第5図のブロック54と全く同様のディジタルフィ
ルタ演算を行うブロックである。但し、このブロック5
5では、フィルタの係数を第6図のC番地から記憶した
ものを用いて演算するものである。すなわち、演算処理
アルゴリズム及び演算処理プログラムは全く同一で係数
のみを変更して行う、第6図のE番地及びF番地から示
したデータは、 A c h ” N c h及びVr
etchのディジタルフィルタ演算の途中のデータ(先
に示したWn−1及びWn−i)である。Block 55 in FIG. 5 is a block that performs the same digital filter calculation as block 54 in FIG. 5 on the reference signal V r @t. However, this block 5
5, the filter coefficients stored from address C in FIG. 6 are used for calculation. In other words, the arithmetic processing algorithm and arithmetic processing program are completely the same, only the coefficients are changed, and the data shown from addresses E and F in FIG.
This is data (Wn-1 and Wn-i shown earlier) during the digital filter calculation of etch.
第5図のブロック56は、Vrezchのディジタルフ
ィルタ演算の結果が、許容値E以上か否かを判定するブ
ロックである。すなわち、εより小ならば、58に示す
ようにデータを出力し、入力待ちとし、を以上ならば、
入力回路に異常があると判断し、ブロック57でn回連
綿したかどうか再度確認する。ここで、確認した結果、
n回連綿したならば、入力回路が故障した可能性がある
と判断し、ブロック59でリレー出力をロックし、誤動
作しないようにする。さらには、ブロック510で入力
回路の“故障”表示を行う0以上のようにして、入力回
路の点検をディジタルフィルタの各サンプリングごと行
うことができる。Block 56 in FIG. 5 is a block that determines whether the result of the digital filter calculation of Vrezch is greater than or equal to the allowable value E. That is, if it is smaller than ε, it outputs the data as shown in 58 and waits for input, and if it is larger than ε, then
It is determined that there is an abnormality in the input circuit, and it is checked again in block 57 whether or not it has been repeated n times. Here, as a result of checking,
If this is repeated n times in a row, it is determined that there is a possibility that the input circuit has failed, and the relay output is locked in block 59 to prevent malfunction. Furthermore, the input circuit can be inspected for each sampling of the digital filter, with zero or more input circuit "failure" indications at block 510.
以上が本発明の処理概要であるが、さらに本発明の処理
タイミング例及びディジタルフィルタの入出力波形例を
用いて詳細に説明する。The above is an overview of the processing of the present invention, and it will be further explained in detail using an example of the processing timing of the present invention and an example of input/output waveforms of a digital filter.
第7図は、処理タイミング波形例である。第7図におい
て、まず、(a)に示すS/H指令によりS/HL、、
その後(b)に示すA/D変換指令によりA/D変換し
、このデータを(c)に示すバッファRAM6に記憶す
る。全入力データ及びvrei信号が全てA/D変換し
、バッファRAM6に記憶したならば、DSPを起動さ
せるための、(d)に示した割込み信号をDSPに入力
する。この割込み信号を受け、DSPは(6)に示すよ
うに、バッファRAMに記憶した入力データをDSP内
部のRAM23に入力する。入力後、DSPは、各入力
信号及び基準信号V r e iに対し、同一のディジ
タルフィルタ演算を行うa Ach”Nchのディジタ
ルフィルタの係数は同じであるが、■、□いについては
、係数のみを変更してディジタルフィルタ演算を行う。FIG. 7 is an example of a processing timing waveform. In FIG. 7, first, by the S/H command shown in (a), S/HL,
Thereafter, A/D conversion is performed according to the A/D conversion command shown in (b), and this data is stored in the buffer RAM 6 shown in (c). Once all the input data and the vrei signal have been A/D converted and stored in the buffer RAM 6, the interrupt signal shown in (d) for activating the DSP is input to the DSP. Upon receiving this interrupt signal, the DSP inputs the input data stored in the buffer RAM to the RAM 23 inside the DSP, as shown in (6). After the input, the DSP performs the same digital filter operation on each input signal and the reference signal V r e i.The coefficients of the digital filters of Ach and Nch are the same, but only the coefficients of Perform digital filter calculation by changing .
ディジタルフィルタ演算後、DSPはVreiehの演
算結果を用いて、異常の検出を行い、正常ならディジタ
ル演算結果、異常であるならば故障情報をそれぞれデー
タ出力する。これら一連の動作を周期Tごと繰返す、こ
の周期Tはディジタルフィルタのサンプリング周期であ
る。After the digital filter calculation, the DSP uses the Vreieh calculation result to detect an abnormality, and outputs the digital calculation result if normal, and failure information if abnormal. These series of operations are repeated every period T, which is the sampling period of the digital filter.
ここで、第8図に示すように基準信号Vrexを直流電
圧とした場合のディジタルフィルタの入出力波形例を用
い、具体的に説明する。Here, as shown in FIG. 8, a concrete explanation will be given using an example of the input/output waveforms of the digital filter when the reference signal Vrex is a DC voltage.
第8図において、(a)は基準信号v11であり、(b
)は割込み信号である。(C)は点検のため動作させる
ディジタルフィルタをローパスフィルタ(LPF)とし
た場合の出力例である。LPFは、リセット後ディジタ
ルフィルタ演算は、入力Vretのステップ応答となる
が、その後は、ゲインが1の場合入力Vre* と一致
した大きさの出力となる。直流成分はそのまま通過させ
る。In FIG. 8, (a) is the reference signal v11, (b
) is an interrupt signal. (C) is an output example when a low-pass filter (LPF) is used as the digital filter operated for inspection. After the LPF is reset, the digital filter operation becomes a step response to the input Vret, but after that, when the gain is 1, the output becomes equal to the input Vre*. The DC component is passed through as is.
すなわち、入力回路が正常動作し、フィルタ演算が正常
に行なわれていれば、LPFの出力はVrez と同じ
大きさとなる。このように、LPFの出力の大きさを毎
サンプリング周期ごと、基準電圧値Vretと比較しそ
の結果が、許容値E以上か否かを判定することにより、
入力回路(ディジタルフィルタを含む)の異常点検を容
易に行うことができる。また、この点検周期は、ディジ
タルフィルタのサンプリング周期Tと同じであることか
ら、従来にない、高速な異常点検ができる。That is, if the input circuit operates normally and the filter calculation is performed normally, the output of the LPF will have the same magnitude as Vrez. In this way, by comparing the magnitude of the output of the LPF with the reference voltage value Vret every sampling period and determining whether the result is greater than or equal to the allowable value E,
Input circuits (including digital filters) can be easily checked for abnormalities. Furthermore, since this inspection cycle is the same as the sampling cycle T of the digital filter, abnormality inspection can be performed at a higher speed than ever before.
尚、図中のToは、ディジタルフィルタの過渡応答の遅
れにより本発明を適用できない無効時間を示すものであ
る。Note that To in the figure indicates an invalid time during which the present invention cannot be applied due to a delay in the transient response of the digital filter.
第8図の(d)は、点検のため動作させるディジタルフ
ィルタをバンドパスフィルタ(B P F)とした場合
の出力例である。BPFtLPFと同様にリセット後、
入力V r e iのステップ応答となる。FIG. 8(d) is an example of output when a band pass filter (BPF) is used as the digital filter operated for inspection. After resetting like BPFtLPF,
This is a step response to the input V r e i.
その後は、BPFの特性で直流分は阻止するため、正常
動作時は出力が0となる。従って、BPF出力が許容値
εと比較することにより、入力回路及びディジタルフィ
ルタの異常点検を行うことができる。また1点検のため
のフィルタはLPF及びBPFのみならず、先に述べた
ノツチ、バイパス、ローパスノツチ、バイパスノツチな
ど、フィルタ係数のみを変更して実現できるものであれ
ば適用できることは明らかである。また、LPF+BP
Fのような組合せでも適用できる。After that, the DC component is blocked due to the characteristics of the BPF, so the output becomes 0 during normal operation. Therefore, by comparing the BPF output with the allowable value ε, it is possible to check for abnormalities in the input circuit and digital filter. It is clear that filters for one inspection can be applied not only to LPF and BPF, but also to the above-mentioned notch, bypass, low-pass notch, bypass notch, etc., as long as they can be realized by changing only the filter coefficients. Also, LPF + BP
Combinations like F can also be applied.
次に、第9図に示すように、基準信号を正弦波信号とし
た場合に、ついて説明する。第9図において(a)は基
準信号Vrexであり、(b)はディジタルフィルタ(
LPF)の出力例である。基準信号の周波数をLPFの
減衰域となるように高くしたものを印加する。このこと
により、LPFは、正常に動作している場合、図に示し
たように、出力振幅が、許容値εより小さくなる。従っ
て、この出力振幅を監視することにより、異常検出を行
うことができる。Next, as shown in FIG. 9, the case where the reference signal is a sine wave signal will be explained. In FIG. 9, (a) is the reference signal Vrex, and (b) is the digital filter (
This is an example of the output of LPF. A reference signal with a frequency raised to fall within the attenuation range of the LPF is applied. As a result, when the LPF is operating normally, the output amplitude becomes smaller than the allowable value ε, as shown in the figure. Therefore, by monitoring this output amplitude, abnormality can be detected.
第10図は、基準信号の周波数をディジタルフィルタの
通過域とした場合の入出力波形例である。FIG. 10 is an example of input and output waveforms when the frequency of the reference signal is set as the passband of the digital filter.
第10図において、(a)は基準信号Vrez、 (b
)はフィルタ出力波形例、(c)はフィルタ出力を全波
整流した波形例、(d)は(c)にて求めた全波整流波
形の絶対値波形例である。すなわち、入力回路及びディ
ジタルフィルタ演算が正常に行なわれているならば、図
に示したように、絶対値は既知データv1となり、振幅
も許容値ε以内となる。従って、次式により異常検出が
可能である。In FIG. 10, (a) is the reference signal Vrez, (b
) is an example of the filter output waveform, (c) is an example of the waveform obtained by full-wave rectification of the filter output, and (d) is an example of the absolute value waveform of the full-wave rectified waveform obtained in (c). That is, if the input circuit and digital filter operations are performed normally, the absolute value will be the known data v1, and the amplitude will also be within the tolerance value ε, as shown in the figure. Therefore, it is possible to detect an abnormality using the following equation.
IVo−V−1≧i ・・・(9)≧
さならば異常
くさならば正常
いままで述べた実施例は、第1図に示したMPX。IVo-V-1≧i...(9)≧
The embodiment described above is the MPX shown in FIG. 1.
S/H,A/D、バッファメモリ及びディジタルフィル
タ演算の異常検出についてである。次は、上記のほか、
第1図に示した、DSP、ROM。This is about abnormality detection in S/H, A/D, buffer memory, and digital filter calculation. Next, in addition to the above,
DSP and ROM shown in FIG.
RAM及びINFについて、異常検出を行う例について
説明する。An example of abnormality detection for RAM and INF will be described.
第11図は第2の実施例を示すブロック構成図である。FIG. 11 is a block diagram showing the second embodiment.
第11図において、aにて示すブロックは、第1図にて
示したブロックと同様である。bにて示すブロックは、
aのブロック全体の点検を行う、bにおいて、13は汎
用CPU、14はCPU用のインストラクションROM
、15は内部バス、16はデータRAM、17はインタ
フェース回路である。In FIG. 11, the block indicated by a is the same as the block shown in FIG. The block indicated by b is
The entire block of a is inspected. In b, 13 is a general-purpose CPU, and 14 is an instruction ROM for the CPU.
, 15 is an internal bus, 16 is a data RAM, and 17 is an interface circuit.
このように、標準化バスを用いているので、bに示すよ
うなブロック(プリント基板)は容易に接続、拡張が可
能である。In this way, since a standardized bus is used, blocks (printed circuit boards) as shown in b can be easily connected and expanded.
次に、第2の実施例の動作について説明する。Next, the operation of the second embodiment will be explained.
第12図は、第11図の動作を説明するための処理タイ
ミング例である。第12図において。FIG. 12 is an example of processing timing for explaining the operation of FIG. 11. In FIG.
(a)はS/)(指令信号、(b)はA/D指令信号、
(c)はバッファRAM、(d)はDSPに起動をかけ
る割込み信号、(e)はDSPの処理内容、(f)は第
11図の13にて示したCPUの処理内容をそれぞれ示
す、第12図は第1の実施例で説明した第7図と(a)
、(b)、(c)及び(d)は同様である。(a) is S/) (command signal, (b) is A/D command signal,
(c) shows the buffer RAM, (d) shows the interrupt signal that activates the DSP, (e) shows the processing content of the DSP, and (f) shows the processing content of the CPU shown at 13 in Fig. 11. Figure 12 is the same as Figure 7 explained in the first embodiment and (a).
, (b), (c) and (d) are similar.
DSPはまずA−N及びV r e t を入力する。The DSP first inputs A-N and VRet.
次にA−N及びV r e iの入力データについてデ
ィジタルフィルタ演算を行う。この場合、A−Nとvr
ei とはフィルタ係数が異なる。ディジタルフィルタ
演算終了後、演算結果を出力する。Next, a digital filter operation is performed on the input data of AN and V r e i. In this case, A-N and vr
The filter coefficients are different from ei. After the digital filter calculation is completed, the calculation result is output.
CPUは、DSPによるディジタルフィルタ演算結果を
、標準化バスを介して取込む。データ入力後、異常検出
演算を行う。異常検出演算は、第1の実施例で説明した
方法と同様である。The CPU takes in the digital filter calculation result by the DSP via the standardization bus. After inputting data, perform abnormality detection calculation. The abnormality detection calculation is the same as the method described in the first embodiment.
第13図は、第2の実施例の処理フローチャートである
。第13図において、ブロック71はイニシャル処理、
ブロック72は同期化処理、ブロック73はデータ入力
処理、ブロック74はA〜N c hのディジタルフィ
ルタ演算、ブロック75はVrl!ff1ehのディジ
タルフィルタ演算、ブロック76はデータ出力処理を行
う、ここまでDSPにおいて処理し、以降はCPUにて
行う。ブロック77は、データ入力処理ブロック78は
異常判定処理、ブロック79は確認処理、ブロック71
0はリレー出力ロック処理、ブロック711は故障情報
出力処理をそれぞれ行う、第13図の各ブロックの処理
は、第5図にて示した処理と同様であるため詳細な説明
は省略する。FIG. 13 is a processing flowchart of the second embodiment. In FIG. 13, block 71 is initial processing;
Block 72 is a synchronization process, block 73 is a data input process, block 74 is a digital filter operation of A to Nch, and block 75 is Vrl! Digital filter calculation of ff1eh, block 76 performs data output processing.Up to this point, processing is performed in the DSP, and subsequent processing is performed in the CPU. Block 77 is a data input process, block 78 is an abnormality determination process, block 79 is a confirmation process, and block 71 is a data input process.
0 performs relay output lock processing, and block 711 performs failure information output processing. The processing of each block in FIG. 13 is the same as the processing shown in FIG. 5, so detailed explanation will be omitted.
このように第13図にて示した第2の実施例では、フィ
ルタ演算をDSP、異常検出をCPUにて行うように分
けたため入力回路(MPX、S/H,A/D、バッファ
RAM)及びディジタルフィルタ演算のみならず、DS
P、ROM、RAM。In the second embodiment shown in FIG. 13, the input circuit (MPX, S/H, A/D, buffer RAM) and the input circuit (MPX, S/H, A/D, buffer RAM) and Not only digital filter calculation but also DS
P, ROM, RAM.
及びINF回路を含めた異常検出ができるメリットがあ
る。It has the advantage of being able to detect abnormalities including the INF circuit and the INF circuit.
このように、ディジタルフィルタはDSPにより複数の
チャネルのデータを一つのプログラムにて時分割に処理
でき、かつ、係数を変更することにより、タイプの異な
るフィルタを容易に実現できる。従って、入力信号のフ
ィルタ演算を行うプログラムを用いてフィルタの係数の
みを変更して異常検出を行うことにより、点検の信頼性
を著しく向上でき、容易にかつ高速に行うことができる
。In this way, the digital filter can time-divisionally process data of a plurality of channels using a single program using a DSP, and by changing the coefficients, different types of filters can be easily realized. Therefore, by detecting abnormalities by changing only the coefficients of the filter using a program that performs filter calculations on input signals, the reliability of inspection can be significantly improved, and inspection can be performed easily and quickly.
第14図は、本発明の応用実施例を示すブロック構成図
である。第14図において、IA〜IC。FIG. 14 is a block diagram showing an applied embodiment of the present invention. In FIG. 14, IA to IC.
3〜12にて示すブロックは、第1図に示したブロック
と同じである。2′は、ディジタルアナログ変換器であ
る。以下に動作の説明を行う。The blocks indicated by 3 to 12 are the same as the blocks shown in FIG. 2' is a digital to analog converter. The operation will be explained below.
第1図では、基準電圧源を設けていたが、基準電圧源は
高精度化する必要がある。そこで、基準電圧源の替りに
、DSP内に基準電圧に相当する値を予め設定し、この
値をDSPにより演算し。In FIG. 1, a reference voltage source is provided, but the reference voltage source needs to be highly accurate. Therefore, instead of the reference voltage source, a value corresponding to the reference voltage is set in advance in the DSP, and this value is calculated by the DSP.
この演算出力をD/A変換し、これをMPXに入力する
。このように構成することにより、DSPであらゆる信
号を発生させ、これらの信号に対するディジタルフィル
タの応答を演算することにより、異常検出ができる。ま
たDSPで例えば、高調波信号を作ることによっても点
検ができるため、点検の高信頼度化が図れる。第15図
は、本応用実施例の一例を示すためのDSP内部のメモ
リを示す、第15図において、81に示すエリアに、D
/Aに入力するためのデータをあらかじめ格納し、この
データをD/Aに入力する。このこと以外は先に示した
第6図の61と62と同様である。This calculation output is D/A converted and input to MPX. With this configuration, an abnormality can be detected by generating all kinds of signals with the DSP and calculating the responses of the digital filter to these signals. Furthermore, since inspection can be performed by, for example, creating a harmonic signal using a DSP, the reliability of inspection can be increased. FIG. 15 shows a memory inside the DSP to show an example of this applied embodiment.
Data to be input to /A is stored in advance, and this data is input to D/A. Other than this, it is the same as 61 and 62 in FIG. 6 shown earlier.
第16図は、DSPにより構成した正弦波発生器のブロ
ック構成を示す。第16図において、91.92及び9
3は乗算部、94及び95は遅延部、96及び97は加
算部である。このブロックにおいて、次式にて示す演算
を行うことにより正弦波を発生できる。FIG. 16 shows a block configuration of a sine wave generator configured using a DSP. In Figure 16, 91.92 and 9
3 is a multiplication section, 94 and 95 are delay sections, and 96 and 97 are addition sections. In this block, a sine wave can be generated by performing the calculation shown in the following equation.
Yn=B1・Yn−t+ B 24n−z + A O
’Xn・・・(10)
上記式において、正弦波発生器の周波数をF、帯域幅を
B、サンプリング周期をTとすると。Yn=B1・Yn-t+ B 24n-z + A O
'Xn...(10) In the above equation, let F be the frequency of the sine wave generator, B be the bandwidth, and T be the sampling period.
B 1 = 2exp(−πB−T)cos(2πF−
T )・・・(11)
B 2= −axp(−2πB−T) −
(12)となる、従って、上記した係数を任意に変更す
ることにより、周波数を任意に変更できることは言うま
でもない。B 1 = 2exp(-πB-T) cos(2πF-
T)...(11) B2=-axp(-2πB-T)-
(12) Therefore, it goes without saying that the frequency can be arbitrarily changed by arbitrarily changing the above-mentioned coefficients.
このようにして、正弦波信号をD/A変換し、MPXに
入力し、さらに、正弦波の周波数を変更して入力し、デ
ィジタルフィルタの出力を点検するようにする。In this way, the sine wave signal is D/A converted and inputted to the MPX, and the frequency of the sine wave is changed and inputted to check the output of the digital filter.
これにより、ディジタルフィルタの点検をより一層、高
信頼度化できる。また、高精度な基準電圧源が不要とな
り低コスト化が可能であり、非常に有効である。This makes inspection of the digital filter even more reliable. In addition, a highly accurate reference voltage source is not required, making it possible to reduce costs, which is very effective.
本発明を適用した入力回路を含む保護リレー装置につい
て説明する。A protection relay device including an input circuit to which the present invention is applied will be described.
第17図において、101は本発明の入力回路、102
は保護演算を行う演算処理部、103はディジタル入出
力を行うDI/Do部、104は整定値を設定・変更す
ると共にこの整定値及び保護リレー装置の状態を表示す
るパネル、105は整定インタフェース、106は表示
インタフェース、12は標準化バスであり、保護リレー
装置のデータ及びアドレスバスである。In FIG. 17, 101 is an input circuit of the present invention, 102
103 is a DI/Do unit that performs digital input/output; 104 is a panel that sets and changes the setting value and displays the setting value and the status of the protection relay device; 105 is a setting interface; 106 is a display interface, 12 is a standardized bus, and is a data and address bus of the protection relay device.
次に動作について説明する。Next, the operation will be explained.
まず、電力系績からの電圧及び電流情報信号を101に
示した入力回路に取込み、ディジタル量に変換後、ディ
ジタルフィルタ処理を行い、102に示した演算処理部
にデータを転送する。演算処理部では、入力データと共
に、104に示したパネル及び105に示した整定イン
タフェースを介した整定値を毎サンプリングごと取込み
、例えば次式に示すような保護演算を行う。First, voltage and current information signals from the power system are taken into the input circuit shown at 101, converted into digital quantities, subjected to digital filter processing, and the data is transferred to the arithmetic processing section shown at 102. The arithmetic processing section takes in the input data as well as the setting value via the panel shown at 104 and the setting interface shown at 105 for each sampling, and performs a protection calculation as shown in the following equation, for example.
に
Σ(1,−Z−Vn)1.− Z<K ・(13)
n=1
但し、 工、1:電流データ
V、:電圧データ
2 :整定値
K :比較値
演算処理部は、上記(13)式に示した比較値にとの比
較を行い、その後、シーケンス処理を行い事故検出を行
う。Σ(1,-Z-Vn)1. −Z<K・(13)
n=1 However, 1: Current data V: Voltage data 2: Setting value K: Comparison value calculation processing section compares the comparison value shown in equation (13) above, and then performs sequence processing. and detect accidents.
事故時には、103に示した。ディジタル人出力部を介
して、しゃ断器へトリップ指令信号を出力するよう動作
する。この第17図に示す保護リレーにおいて、入力回
路101の点検が容易となるものである。At the time of the accident, it was shown as 103. It operates to output a trip command signal to the circuit breaker via the digital human output section. In the protective relay shown in FIG. 17, the input circuit 101 can be easily inspected.
本発明によれば、点検信号についてディジタルフィルタ
の係数を変更して、入力信号と同一のディジタルフィル
タ演算を行い、既知データと比較することのみで、アナ
ログ入力回路(MPX、S/H,A/D及びバッファメ
モリ)及びディジタルフィルタ演算の点検が容易に行え
、以下に示す効果がある。According to the present invention, the analog input circuit (MPX, S/H, A/ D and buffer memory) and digital filter calculations can be easily checked, and the following effects are achieved.
(1)アナログ入力回路の点検・監視が常時ディジタル
フィルタのサンプリング周期ごと行え、忠実に確度の高
い点検が行える。(1) Analog input circuits can be inspected and monitored constantly at every sampling period of the digital filter, allowing for faithful and highly accurate inspections.
(2)従来設けていた点検用の付加回路が不要となり、
ディジタル保護継電装置の入力回路並びにディジタル保
護継電装置の小形化、低コスト化及び信頼度が大幅に向
上できる。(2) The additional circuit for inspection that was previously provided is no longer required.
The input circuit of the digital protective relay device and the digital protective relay device can be made smaller, lower in cost, and significantly improved in reliability.
(3)自動的に点検及び監視が毎サンプリングごとでき
るので、保護リレーのアナログ入力部の無保守化ができ
る。(3) Since inspection and monitoring can be performed automatically for each sampling, there is no need to maintain the analog input section of the protection relay.
(4)高速に点検が行なえるので、保護継電システムと
しての点検が短時間ですむので、処理の効率を向上させ
ることができ信頼度の高いディジタル保護継電装置を提
供できる。(4) Since inspection can be carried out at high speed, inspection of the protective relay system can be completed in a short time, so processing efficiency can be improved and a highly reliable digital protective relay device can be provided.
(5)点検が高速に行えるので、点検時にリレーをロッ
クさせる必要がなくなる。(5) Since inspection can be performed quickly, there is no need to lock the relay during inspection.
以上より、実用化のメリットが非常に大きい。From the above, the merits of practical application are very large.
第1図は本発明の第1の実施例のブロック構成図、第2
図はDSPのブロック構成図、第3図はディジタルフィ
ルタのブロック構成図、第4図はディジタルフィルタの
特性例を示す図、第5図は本発明の第1の実施例の処理
フロー図、第6図は本発明の第1の実施例のDSP内部
RAMのメモリマツプを示す図、第7図は本発明の第1
の実施例の処理タイミング例を示す図、第8図は本発明
の第1の実施例の各部の波形例(1)を示す図、第9図
は本発明の第1の実施例の各部の波形例(2)を示す図
、第10図は本発明の第1の実施例の各部の波形例(3
)を示す図、第11図は本発明の第2の実施例のブロッ
ク構成図、第12図は本発明の第2の実施例の処理タイ
ミング例を示す図、第13図は本発明の第2の実施例の
処理フロー図、第14図は本発明の応用実施例のブロッ
ク構成図、第15図は本発明の応用実施例のDSP内部
RAMのメモリマツプを示す図、第16図はDSPによ
る正弦波発生器のブロック構成図、第17図は本発明を
適用した入力回路を含む保護継電装置の構成図である。
IA、IB〜IN・・・折返し誤差防止フィルタ、2・
・・基準電圧Vre□を供給する基準電圧源、3・・・
マルチプレクサ、4・・・サンプルホールド回路、5・
・・A/D変換器、6・・・バッファRAM、7・・・
ディジタル信号処理プロセッサ、8・・・インストラク
ショ第 1 色
第 2 目
務■
αbC
第 3 図
(久)
317 31g
系 、4 図
第 5 8
為 8 凶
第 9 図
第 10 図
第 13 図
第 1牛 口
第 15 図
ネ ICnFIG. 1 is a block diagram of the first embodiment of the present invention;
FIG. 3 is a block diagram of the DSP, FIG. 3 is a block diagram of the digital filter, FIG. 4 is a diagram showing an example of the characteristics of the digital filter, FIG. 5 is a processing flow diagram of the first embodiment of the present invention, and FIG. 6 is a diagram showing a memory map of the DSP internal RAM of the first embodiment of the present invention, and FIG. 7 is a diagram showing the memory map of the DSP internal RAM of the first embodiment of the present invention.
FIG. 8 is a diagram showing a waveform example (1) of each part of the first embodiment of the present invention, and FIG. 9 is a diagram showing an example of the waveforms of each part of the first embodiment of the present invention. A diagram showing a waveform example (2), and FIG. 10 shows a waveform example (3) of each part of the first embodiment of the present invention.
), FIG. 11 is a block diagram of the second embodiment of the present invention, FIG. 12 is a diagram showing an example of processing timing of the second embodiment of the present invention, and FIG. 13 is a block diagram of the second embodiment of the present invention. 14 is a block configuration diagram of an applied example of the present invention, FIG. 15 is a diagram showing a memory map of the DSP internal RAM of an applied example of the present invention, and FIG. 16 is a processing flow diagram of the applied example of the present invention. FIG. 17 is a block diagram of a sine wave generator and a diagram of a protective relay device including an input circuit to which the present invention is applied. IA, IB~IN...aliasing error prevention filter, 2.
...Reference voltage source that supplies reference voltage Vre□, 3...
Multiplexer, 4... Sample hold circuit, 5...
... A/D converter, 6... Buffer RAM, 7...
Digital signal processing processor, 8...Instruction 1st color 2nd purpose ■ αbC Fig. 3 (Kyu) 317 31g series, 4 Fig. 5 8 For 8 Kyo Fig. 9 Fig. 10 Fig. 13 Fig. 1 Cow Mouth Figure 15 ICn
Claims (1)
段と、前記電圧又は電流情報信号と共に入力する予め定
めた基準信号を発生する基準信号発生手段と、前記入力
した電圧又は電流情報信号及び基準信号を時分割的に送
出する時分割信号送出手段と、前記時分割信号送出手段
からの信号を入力しフィルタ演算処理を施す演算手段と
から成るディジタル保護継電装置の入力回路。 2、電力系統の電圧又は電流情報信号を時分割的に取り
込みフィルタ演算処理を施す演算手段を有し、前記演算
手段は、前記電力系統の電圧又は電流情報信号と共に基
準信号を入力し、前記基準信号に対するディジタルフィ
ルタのフィルタ係数を変更し、フィルタ演算を行うこと
を特徴とするディジタル保護継電装置の入力回路。 3、電力系統の電圧又は電流情報信号を入力する入力手
段と、前記入力した信号を時分割的に送出する時分割信
号送出手段と、前記時分割信号送出手段からの信号を入
力しフィルタ演算を施す演算手段とから成るディジタル
保護継電装置の入力回路において、 D/A変換器を設け、前記演算手段内に記憶された予め
設定された基準信号に相当する値を、前記演算手段より
出力し当該出力された値を前記D/A変換器にてD/A
変換し、前記入力手段に出力することを特徴とするディ
ジタル保護継電装置の入力回路。 4、特許請求の範囲第3項記載のディジタル保護継電装
置の入力回路において、前記入力手段に出力するD/A
変換した値は、前記演算手段において正弦波発生演算を
施し、当該演算結果である正弦波信号を前記D/A変換
器によりD/A変換した値とすることを特徴とするディ
ジタル保護継電装置の入力回路。 5、電力系統の電圧又は電流情報信号を入力する入力手
段と、前記電圧又は電流情報信号と共に入力する予め定
めた基準信号を発生する基準信号発生手段と、前記入力
した電圧又は電流情報信号及び基準信号を時分割的に送
出する時分割信号送出手段と、前記時分割信号送出手段
からの信号を入力しフィルタ演算処理を施す演算手段と
を有し、且つ、前記演算手段に標準化バスを介して接続
される少なくともCPUを有する別モジュールを設け、
前記演算手段によるフィルタ演算結果と所定の値との比
較を前記別モジュールが行うことを特徴とするディジタ
ル保護継電装置の入力回路。 6、予め定めた基準信号を電力系績の電圧又は電流情報
信号と共に入力し、前記基準信号に対するフィルタの係
数を変更し、ディジタルフィルタにて同一のフィルタ演
算を施し、当該演算結果を所定の値と比較し点検するこ
とを特徴とするディジタル保護継電装置の入力回路の点
検方法。 7、特許請求の範囲第6項記載の予め定めた基準信号は
、前記ディジタルフィルタの通過域又は阻止域の交流基
準信号であることを特徴とするディジタル保護継電装置
の入力回路の点検方法。 8、ディジタルフィルタのサンプリング同期ごとに点検
を行うことを特徴とする特許請求の範囲第6項記載のデ
ィジタル保護継電装置の入力回路の点検方法。 9、電力系績の電圧又は電流情報信号を入力する入力手
段と、前記入力した信号を時分割的に送出する時分割信
号送出手段と、前記時分割信号送出手段からの信号を入
力しディジタルフィルタの演算処理を施す演算手段から
成るディジタル保護継電装置の入力回路において、 D/A変換器を設け、前記演算手段内に記憶した予め設
定された基準信号に相当する値を前記演算手段より出力
し、当該出力された値を前記D/A変換器によりD/A
変換し、前記時分割信号送出手段に前記電圧又は電流信
号情報と共に入力し、前記D/A変換した値に対するフ
ィルタ係数を変更し、前記ディジタルフィルタと同一の
演算を施し、当該演算結果を所定の値と比較し点検する
ことを特徴とするディジタル保護継電装置の入力回路の
点検方法。 10、電力系統の電圧又は電流情報信号を入力する入力
手段と、前記電圧又は電流情報信号と共に入力する予め
定めた基準信号を発生する基準信号発生手段と、前記電
圧又は電流情報信号及び基準信号を入力しフィルタ演算
処理を施す演算手段とを有する入力回路と、 整定値と前記入力回路からの演算結果を入力し保護演算
を行う演算処理部と、 前記演算処理部が事故検出時にしや断器へトリップ指令
信号を出力するディジタル入出力部とから成るディジタ
ル保護継電装置。 11、電力系統の電圧又は電流情報信号を入力する入力
手段と、前記入力した信号をフィルタ演算処理する演算
手段と、前記演算手段内に記憶した予め定めた基準信号
を出力し、当該出力された値をD/A変換して前記入力
手段に出力するD/A変換器とを有する入力回路と、 整定値と前記入力回路からの演算結果を入力し保護演算
を行う演算処理部と、 前記演算処理部が事故検出時にしや断器へトリップ指令
信号を出力するディジタル入出力部とから成るディジタ
ル保護継電装置。 12、電力系統の電圧又は電流情報信号を入力する入力
手段と、前記電圧又は電流情報信号と共に入力する予め
定めた基準信号を発生する基準信号発生手段と、前記電
圧又は電流情報信号及び基準信号を入力しフィルタ演算
を行う演算手段と、前記演算結果と所定の値を比較する
別モジュールとを有する入力回路と、 整定値と前記入力回路からの演算結果を入力し保護演算
を行う演算処理部と、 前記演算処理部が事故検出時にしや断器へトリップ指令
信号を出力するディジタル入出力部とから成るディジタ
ル保護継電装置。[Scope of Claims] 1. Input means for inputting a voltage or current information signal of an electric power system, reference signal generation means for generating a predetermined reference signal to be input together with the voltage or current information signal, and the input voltage Or, the input of a digital protective relay device comprising time-division signal sending means for time-divisionally sending out a current information signal and a reference signal, and arithmetic means for inputting the signal from said time-division signal sending means and performing filter arithmetic processing. circuit. 2. It has a calculation means for time-divisionally taking in the voltage or current information signal of the power system and performing filter calculation processing, and the calculation means inputs a reference signal together with the voltage or current information signal of the power system, and An input circuit for a digital protective relay device characterized by changing a filter coefficient of a digital filter for a signal and performing a filter calculation. 3. Input means for inputting a voltage or current information signal of the electric power system; time-division signal transmission means for transmitting the input signal in a time-division manner; and inputting signals from the time-division signal transmission means to perform filter calculations. In an input circuit of a digital protective relay device, a D/A converter is provided, and a value corresponding to a preset reference signal stored in the calculation means is outputted from the calculation means. The output value is D/A in the D/A converter.
An input circuit for a digital protective relay device, characterized in that the input circuit converts the converted signal and outputs the converted signal to the input means. 4. In the input circuit of the digital protective relay device according to claim 3, the D/A output to the input means
A digital protective relay device characterized in that the converted value is a value obtained by subjecting the calculation means to a sine wave generation calculation, and converting the sine wave signal, which is the calculation result, into a D/A converter by the D/A converter. input circuit. 5. Input means for inputting a voltage or current information signal of a power system; reference signal generating means for generating a predetermined reference signal to be input together with the voltage or current information signal; and the input voltage or current information signal and a reference. It has a time-division signal sending means for sending out signals in a time-division manner, and an arithmetic means for inputting the signal from the time-division signal sending means and performing filter arithmetic processing, and the arithmetic means is connected via a standardized bus. providing a separate module having at least a CPU connected to it;
An input circuit for a digital protective relay device, wherein the separate module compares a filter calculation result by the calculation means with a predetermined value. 6. Input a predetermined reference signal together with the voltage or current information signal of the power system, change the filter coefficient for the reference signal, perform the same filter calculation with a digital filter, and convert the calculation result to a predetermined value. A method for inspecting an input circuit of a digital protective relay device, the method comprising inspecting an input circuit of a digital protective relay device. 7. A method for inspecting an input circuit of a digital protective relay device, wherein the predetermined reference signal according to claim 6 is an AC reference signal in a pass band or a stop band of the digital filter. 8. A method for inspecting an input circuit of a digital protective relay device according to claim 6, characterized in that the inspection is carried out every time the digital filter is synchronized with sampling. 9. An input means for inputting a voltage or current information signal of the power system, a time division signal transmission means for transmitting the input signal in a time division manner, and a digital filter for inputting the signal from the time division signal transmission means. In an input circuit of a digital protective relay device comprising a calculation means for performing calculation processing, a D/A converter is provided, and a value corresponding to a preset reference signal stored in the calculation means is output from the calculation means. Then, the output value is converted into D/A by the D/A converter.
is input into the time-division signal sending means together with the voltage or current signal information, changes the filter coefficient for the D/A converted value, performs the same calculation as the digital filter, and applies the calculation result to a predetermined value. A method for inspecting an input circuit of a digital protective relay device, which is characterized by comparing and inspecting a value. 10. Input means for inputting a voltage or current information signal of a power system; reference signal generating means for generating a predetermined reference signal to be input together with the voltage or current information signal; an input circuit having a calculation means for inputting and performing filter calculation processing; a calculation processing unit for inputting a set value and the calculation result from the input circuit and performing a protection calculation; and the calculation processing unit, when an accident is detected, A digital protective relay device consisting of a digital input/output section that outputs a trip command signal. 11. An input means for inputting a voltage or current information signal of the electric power system, a calculation means for filtering and processing the input signal, and outputting a predetermined reference signal stored in the calculation means, and an input circuit having a D/A converter that converts a value into a D/A converter and outputs the result to the input means; an arithmetic processing unit that inputs a set value and the operation result from the input circuit and performs a protection operation; and the operation A digital protective relay device consisting of a digital input/output section in which the processing section outputs a trip command signal to the breaker when an accident is detected. 12. Input means for inputting a voltage or current information signal of a power system; reference signal generating means for generating a predetermined reference signal to be input together with the voltage or current information signal; an input circuit having a calculation means for receiving input and performing filter calculation; and another module for comparing the calculation result with a predetermined value; and a digital input/output section in which the arithmetic processing section outputs a trip command signal to the breaker when an accident is detected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63112447A JP2858754B2 (en) | 1988-05-11 | 1988-05-11 | Digital protection relay |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63112447A JP2858754B2 (en) | 1988-05-11 | 1988-05-11 | Digital protection relay |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01286721A true JPH01286721A (en) | 1989-11-17 |
JP2858754B2 JP2858754B2 (en) | 1999-02-17 |
Family
ID=14586860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63112447A Expired - Lifetime JP2858754B2 (en) | 1988-05-11 | 1988-05-11 | Digital protection relay |
Country Status (1)
Country | Link |
---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03245717A (en) * | 1990-02-23 | 1991-11-01 | Fuji Electric Co Ltd | Gain control of digital-type protective relay |
JP2011155779A (en) * | 2010-01-28 | 2011-08-11 | Hitachi Ltd | Digital protective relay device for power system provided with testing facility |
WO2011114712A1 (en) * | 2010-03-16 | 2011-09-22 | 株式会社 東芝 | Protection relay device and protection relay method |
JP2015015889A (en) * | 2013-07-03 | 2015-01-22 | エルエス産電株式会社Lsis Co.,Ltd. | Protection apparatus and method of verifying operation thereof |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5836569A (en) * | 1981-07-20 | 1983-03-03 | ユナイテツド・ステ−ツ・マニユフアクチヤリング・カンパニ− | Knee pad |
JPS60229618A (en) * | 1984-04-26 | 1985-11-15 | 三菱電機株式会社 | Digital relay protecting device |
JPS6188716A (en) * | 1984-10-08 | 1986-05-07 | 株式会社東芝 | Inspection monitor system of digital protective relay |
JPS61207126A (en) * | 1985-03-07 | 1986-09-13 | 三菱電機株式会社 | Tester for protective relay |
JPS621060A (en) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | Method and device for input and output control of digital processor |
-
1988
- 1988-05-11 JP JP63112447A patent/JP2858754B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5836569A (en) * | 1981-07-20 | 1983-03-03 | ユナイテツド・ステ−ツ・マニユフアクチヤリング・カンパニ− | Knee pad |
JPS60229618A (en) * | 1984-04-26 | 1985-11-15 | 三菱電機株式会社 | Digital relay protecting device |
JPS6188716A (en) * | 1984-10-08 | 1986-05-07 | 株式会社東芝 | Inspection monitor system of digital protective relay |
JPS61207126A (en) * | 1985-03-07 | 1986-09-13 | 三菱電機株式会社 | Tester for protective relay |
JPS621060A (en) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | Method and device for input and output control of digital processor |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03245717A (en) * | 1990-02-23 | 1991-11-01 | Fuji Electric Co Ltd | Gain control of digital-type protective relay |
JP2011155779A (en) * | 2010-01-28 | 2011-08-11 | Hitachi Ltd | Digital protective relay device for power system provided with testing facility |
WO2011114712A1 (en) * | 2010-03-16 | 2011-09-22 | 株式会社 東芝 | Protection relay device and protection relay method |
JP2011193666A (en) * | 2010-03-16 | 2011-09-29 | Toshiba Corp | Protective relay device and protective relay method |
US8767800B2 (en) | 2010-03-16 | 2014-07-01 | Kabushiki Kaisha Toshiba | Protection relay device and protection relay method |
JP2015015889A (en) * | 2013-07-03 | 2015-01-22 | エルエス産電株式会社Lsis Co.,Ltd. | Protection apparatus and method of verifying operation thereof |
US9606169B2 (en) | 2013-07-03 | 2017-03-28 | Lsis Co., Ltd. | Protection apparatus and method of verifying operation thereof |
Also Published As
Publication number | Publication date |
---|---|
JP2858754B2 (en) | 1999-02-17 |
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