JPH01286358A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH01286358A JPH01286358A JP7203689A JP7203689A JPH01286358A JP H01286358 A JPH01286358 A JP H01286358A JP 7203689 A JP7203689 A JP 7203689A JP 7203689 A JP7203689 A JP 7203689A JP H01286358 A JPH01286358 A JP H01286358A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、光電子及び電子デバイスのモノリシ
ック集積化に関する。さらに具体的には、本発明は、Ｄ
ＯＥＳ及びＨＦＥＴデバイスのモノリシック集積化に関
する。
ック集積化に関する。さらに具体的には、本発明は、Ｄ
ＯＥＳ及びＨＦＥＴデバイスのモノリシック集積化に関
する。
本発明を要約すれば、ＨＦＥＴ及びＤＯＥＳデバイスの
モノリシック集積化において、半導体層を閉じ込める広
帯域ギャップ・キャリヤが、ＤＯＥＳデバイスが望まれ
る所定の位置のみに提供される。この層は、ＨＦＥＴデ
バイスの高周波数動作を低下させる分路を構成するため
に、ＨＦＥＴが望まれる他の所定の位置に提供されない
。発明は、光源、光検出器、ないしは電子増幅又は交換
要素のモノリシック集積化が望まれる場合に特に有益で
ある。
モノリシック集積化において、半導体層を閉じ込める広
帯域ギャップ・キャリヤが、ＤＯＥＳデバイスが望まれ
る所定の位置のみに提供される。この層は、ＨＦＥＴデ
バイスの高周波数動作を低下させる分路を構成するため
に、ＨＦＥＴが望まれる他の所定の位置に提供されない
。発明は、光源、光検出器、ないしは電子増幅又は交換
要素のモノリシック集積化が望まれる場合に特に有益で
ある。
従来の技術及び発明が解決しようとする問題点多数の最
近の出版物は、単一モノリシック基板において光電子デ
バイスと電子デバイスの両方を集積化する要望を開示す
る。例えば、Ｗ ａ ｄ ａ他の量子電子工学のＩ Ｅ
ＥＥジャーナル、第ＱＥ−２２巻、第６号、１９８６年
６月、ｐＰ８０５−８２Ｌ Ｎａｋａｍｕｒａ他の量子
電子工学の！ＥＥＥジャーナル、第ＱＥ−２２巻、第６
号、１９８６年６月、ｐｐ８２２−８２６、Ｍ ａ ｅ
ｄ ａ他のＨｉｔａｃｈｉレビュー、第３５巻、第４
号、１９８６年、ｐｐ２１３−２１８、及び５ｈｉｂａ
ｔａ他の応用物理レター、４５（３）、１９８４年８月
１日、ｐｐ１９１−１９３を参照せよ。
近の出版物は、単一モノリシック基板において光電子デ
バイスと電子デバイスの両方を集積化する要望を開示す
る。例えば、Ｗ ａ ｄ ａ他の量子電子工学のＩ Ｅ
ＥＥジャーナル、第ＱＥ−２２巻、第６号、１９８６年
６月、ｐＰ８０５−８２Ｌ Ｎａｋａｍｕｒａ他の量子
電子工学の！ＥＥＥジャーナル、第ＱＥ−２２巻、第６
号、１９８６年６月、ｐｐ８２２−８２６、Ｍ ａ ｅ
ｄ ａ他のＨｉｔａｃｈｉレビュー、第３５巻、第４
号、１９８６年、ｐｐ２１３−２１８、及び５ｈｉｂａ
ｔａ他の応用物理レター、４５（３）、１９８４年８月
１日、ｐｐ１９１−１９３を参照せよ。
これらの利点は、寄生リアクタンスの縮小による高速度
の動作と良好な雑音性能と、システム部品数の縮小によ
る高システム信頼性と簡単なシステム組み立てを含む。
の動作と良好な雑音性能と、システム部品数の縮小によ
る高システム信頼性と簡単なシステム組み立てを含む。
不幸にも、多くの光電子デバイスの構成のために必要と
された半導体層は、多くの電子デバイスの構成のために
必要とされた半導体層とは異なる。
された半導体層は、多くの電子デバイスの構成のために
必要とされた半導体層とは異なる。
結果として、光電子デバイスは、光電子デバイスのため
に必要とされた半導体層を半導体基板の上に成長させ、
光電子デバイスが望まれる位置において成長層をマスク
しながら、電子デバイスが望まれる位置において半導体
基板を露出するために成長層をエツチングし、基板にお
ける電子デバイスと成長層における光電子デバイスを形
成することにより、電子デバイスと同一基板において集
積化された。
に必要とされた半導体層を半導体基板の上に成長させ、
光電子デバイスが望まれる位置において成長層をマスク
しながら、電子デバイスが望まれる位置において半導体
基板を露出するために成長層をエツチングし、基板にお
ける電子デバイスと成長層における光電子デバイスを形
成することにより、電子デバイスと同一基板において集
積化された。
この手順は、かなり複雑であり、そして重大な不都合を
有する。特に、成長層は、露出された基板の表面を超え
て突出し、その結果電子デバイスを規定するために使用
されたマスクは、写真処理中基板表面から離される。こ
れは、写真処理プロセスの解像力を制限し、そして相応
して、電子デバイスの密度を制限する。さらに、電子デ
バイスは、基板のエツチングされた表面において形成さ
れる。エツチング・プロセスは、この表面の品質を低下
させ、そして結果の電子デバイスの機能に影響を与える
。特に、そのようなエツチングされた表面に形成された
電界効果トランジスタ（ＦＥＴ）は、一般に、非一様な
しきい電圧を有する。
有する。特に、成長層は、露出された基板の表面を超え
て突出し、その結果電子デバイスを規定するために使用
されたマスクは、写真処理中基板表面から離される。こ
れは、写真処理プロセスの解像力を制限し、そして相応
して、電子デバイスの密度を制限する。さらに、電子デ
バイスは、基板のエツチングされた表面において形成さ
れる。エツチング・プロセスは、この表面の品質を低下
させ、そして結果の電子デバイスの機能に影響を与える
。特に、そのようなエツチングされた表面に形成された
電界効果トランジスタ（ＦＥＴ）は、一般に、非一様な
しきい電圧を有する。
上記の両効果は、そのような集積化プロセスの歩留まり
を制限する。
を制限する。
電子デバイスと同一基板に光電子デバイスを集積化する
ための別の公知の方法において、溝が、基板において形
成され、そして光電子デバイスのために必要とされた半
導体層は、溝においてのみ成長される。それから光電子
デバイスが、溝において形成され、一方策子デバイスは
、溝に沿った基板において形成される。不幸にも、この
プロセスのため１こ必要とされた溝は、光電子デバイス
のために必要とされた半導体層の総てを収容するために
、５ミクロン乃至１０ミクロンの深さに作られなければ
ならず、そしてこの大きさの階段の不連続性は、光電子
及び電子デバイスを規定するために使用された写真処理
プロセスの解像力を減する。
ための別の公知の方法において、溝が、基板において形
成され、そして光電子デバイスのために必要とされた半
導体層は、溝においてのみ成長される。それから光電子
デバイスが、溝において形成され、一方策子デバイスは
、溝に沿った基板において形成される。不幸にも、この
プロセスのため１こ必要とされた溝は、光電子デバイス
のために必要とされた半導体層の総てを収容するために
、５ミクロン乃至１０ミクロンの深さに作られなければ
ならず、そしてこの大きさの階段の不連続性は、光電子
及び電子デバイスを規定するために使用された写真処理
プロセスの解像力を減する。
最近の出版物は、バイポーラ反転チャネル電界効果トラ
ンジスタ（Ｂ Ｉ ＣＦＥＴ） 、ヘテロ接合電界効果
トランジスタ（ＨＦＥＴ）、ヘテロ構造接合電界効果ト
ランジスタ（ＨＪＦＥＴ） 、ＨＦＥＴ光検出器（ＨＦ
ＥＴＰＤ）、及び複ヘテロ構進光電子スイッチ（ＤＯＥ
Ｓ）を含む電子及び光電子デバイスの族を開示した。例
えば、Ｔａｙｌｏｒ他のＩＥＥＥトランジスタ電子デバ
イス、第ＥＤ−３２巻、第１１号、１９８５年１１月、
ｐｐ２３４５−２３６７、Ｔａｙｌｏｒ他の電子レター
、第２２巻、第１５号、１９８６年７月、ｐｐ７８４−
７８６、Ｔａｙｌｏｒ他の電子レター、第２３巻、第２
号、１９８７年１月、ｐｐ７７−７９、Ｓｉｍｍｏｎｓ
他の電子レター、第２２巻、第２２号、１９８６年１０
月、ｐｐＨ６７−１１６９、Ｓｉｍｍｏｎｓ他の電子レ
ター、第２３巻、第８号、１９８７年４月、ｐｐ３８０
−３８２、Ｔａｙｌｏｒ他の応用物理レター、５０（２
４）、１９８７年６月、ｐｐ １７５４−１７５６、Ｔ
ａｙｌｏｒ他の応用物理レター、４８（２０）、１９８
６年５月、ｐｐ１３６８−１３７０、Ｔａｙｌｏｒ他の
応用物理レター、４９（２１）、１９８６年１１月、ｐ
ｐ１４０６−１４０８、及びＳｉｍｍｏｎｓ他のＩ Ｅ
ＥＥ ｌ−ランジスタ電子デバイス、第ＥＤ−３４巻、
第５号、１９８７年５月、ｐ ｐ−９７３−９８４を参
照せよ。
ンジスタ（Ｂ Ｉ ＣＦＥＴ） 、ヘテロ接合電界効果
トランジスタ（ＨＦＥＴ）、ヘテロ構造接合電界効果ト
ランジスタ（ＨＪＦＥＴ） 、ＨＦＥＴ光検出器（ＨＦ
ＥＴＰＤ）、及び複ヘテロ構進光電子スイッチ（ＤＯＥ
Ｓ）を含む電子及び光電子デバイスの族を開示した。例
えば、Ｔａｙｌｏｒ他のＩＥＥＥトランジスタ電子デバ
イス、第ＥＤ−３２巻、第１１号、１９８５年１１月、
ｐｐ２３４５−２３６７、Ｔａｙｌｏｒ他の電子レター
、第２２巻、第１５号、１９８６年７月、ｐｐ７８４−
７８６、Ｔａｙｌｏｒ他の電子レター、第２３巻、第２
号、１９８７年１月、ｐｐ７７−７９、Ｓｉｍｍｏｎｓ
他の電子レター、第２２巻、第２２号、１９８６年１０
月、ｐｐＨ６７−１１６９、Ｓｉｍｍｏｎｓ他の電子レ
ター、第２３巻、第８号、１９８７年４月、ｐｐ３８０
−３８２、Ｔａｙｌｏｒ他の応用物理レター、５０（２
４）、１９８７年６月、ｐｐ １７５４−１７５６、Ｔ
ａｙｌｏｒ他の応用物理レター、４８（２０）、１９８
６年５月、ｐｐ１３６８−１３７０、Ｔａｙｌｏｒ他の
応用物理レター、４９（２１）、１９８６年１１月、ｐ
ｐ１４０６−１４０８、及びＳｉｍｍｏｎｓ他のＩ Ｅ
ＥＥ ｌ−ランジスタ電子デバイス、第ＥＤ−３４巻、
第５号、１９８７年５月、ｐ ｐ−９７３−９８４を参
照せよ。
問題点を解決するための手段
本発明は、ＤＯＥＳデバイスとＨＦＥＴデバイスをモノ
リシックに集積するための方法を提供することを求め、
電子デバイスと光電子デバイスをモノリシックに集積す
るための公知の方法において遭遇した問題の幾らか又は
総てを克服する。本明細書において使用された用語ｒＨ
ＦＥＴデバイス」は、ＨＦＥＴトランジスタ、ＨＦＥＴ
光検出Ｗ （ＨＦＥＴＰＤ）と、他の類似のデバイスを
包含することを意図される。
リシックに集積するための方法を提供することを求め、
電子デバイスと光電子デバイスをモノリシックに集積す
るための公知の方法において遭遇した問題の幾らか又は
総てを克服する。本明細書において使用された用語ｒＨ
ＦＥＴデバイス」は、ＨＦＥＴトランジスタ、ＨＦＥＴ
光検出Ｗ （ＨＦＥＴＰＤ）と、他の類似のデバイスを
包含することを意図される。
本発明の１つの見地により、ＤＯＥＳデバイスとＨＦＥ
Ｔデバイスを具備したモノリシック集積回路を作成する
ための方法が提供され、方法は、所定の位置において凹
状にされた第１導電率形式の広帯域ギャップ半導体の領
域を有する半絶縁基板を形成し、領域は、基板の表面に
おいて露出されることと、 基板の表面で第１導電率形式と反対の第２導電率形式を
有する狭帯域ギャップ半導体の層を形成することと、 狭帯域ギャップ半導体の層上に第１導電率形式のシート
電荷を形成することと、 シート電荷上に第２導電率形式の広帯域ギャップ半導体
の層を形成することと、 所定の位置においてＤＯＥＳデバイスを規定するために
、第２導電率形式の広帯域ギャップ半導体の層と、第１
導電率形式の広帯域ギャップ半導体の層にオーム接触を
形成することと、 他の所定の位置においてＨＦＥＴデバイスを形成するこ
ととを含む。
Ｔデバイスを具備したモノリシック集積回路を作成する
ための方法が提供され、方法は、所定の位置において凹
状にされた第１導電率形式の広帯域ギャップ半導体の領
域を有する半絶縁基板を形成し、領域は、基板の表面に
おいて露出されることと、 基板の表面で第１導電率形式と反対の第２導電率形式を
有する狭帯域ギャップ半導体の層を形成することと、 狭帯域ギャップ半導体の層上に第１導電率形式のシート
電荷を形成することと、 シート電荷上に第２導電率形式の広帯域ギャップ半導体
の層を形成することと、 所定の位置においてＤＯＥＳデバイスを規定するために
、第２導電率形式の広帯域ギャップ半導体の層と、第１
導電率形式の広帯域ギャップ半導体の層にオーム接触を
形成することと、 他の所定の位置においてＨＦＥＴデバイスを形成するこ
ととを含む。
発明の別の見地により、モノリシック集積回路が提供さ
れ、 特定位置において凹状にされた第１導電率形式の広帯域
ギャップ半導体の領域を有する半絶縁基板と、 第１導電率形式と反対の第２導電率形式を有し、かつ広
帯域ギャップ半導体の領域に接触する基板における狭帯
域ギャップ半導体の層と、狭帯域ギャップ半導体の層に
おける第１導電率形式のシート電荷と、 シート電荷における第２導電率形式の広帯域ギャップ半
導体の層と、 第２導電率形式の広帯域ギャップ半導体の層と、第１導
電率形式の広帯域ギャップ半導体の層へのオーム接触と
を具備し、第１導電率形式の広帯域ギャップ半導体の層
は、特定位置におけるＤＯＥＳデバイスと、他の特定位
置において半導体層に形成されたＨＦＥＴデバイスとを
規定する。
れ、 特定位置において凹状にされた第１導電率形式の広帯域
ギャップ半導体の領域を有する半絶縁基板と、 第１導電率形式と反対の第２導電率形式を有し、かつ広
帯域ギャップ半導体の領域に接触する基板における狭帯
域ギャップ半導体の層と、狭帯域ギャップ半導体の層に
おける第１導電率形式のシート電荷と、 シート電荷における第２導電率形式の広帯域ギャップ半
導体の層と、 第２導電率形式の広帯域ギャップ半導体の層と、第１導
電率形式の広帯域ギャップ半導体の層へのオーム接触と
を具備し、第１導電率形式の広帯域ギャップ半導体の層
は、特定位置におけるＤＯＥＳデバイスと、他の特定位
置において半導体層に形成されたＨＦＥＴデバイスとを
規定する。
第１導電率形式の広帯域ギャップ半導体は、ＤＯＥＳデ
バイスが望まれる所定の位置においてのみ提供される。
バイスが望まれる所定の位置においてのみ提供される。
この材料は、ＤＯＥＳデバイスにおける効率的な光生成
のために必要とされた如く、第２導電率形式の上側の狭
帯域ギャップ半導体においてキャリヤ閉じ込めのために
提供される。この材料は、ＨＦＥＴデバイスの高周波数
動作を低下させる分路を構成するために、ＨＦＥＴデバ
イスが望まれる他の所定位置において提供されない。
のために必要とされた如く、第２導電率形式の上側の狭
帯域ギャップ半導体においてキャリヤ閉じ込めのために
提供される。この材料は、ＨＦＥＴデバイスの高周波数
動作を低下させる分路を構成するために、ＨＦＥＴデバ
イスが望まれる他の所定位置において提供されない。
半導体層の多くは、光電子及び電子デバイスに共通であ
るために、光電子及び電子デバイスの間に殆ど又は全く
階段不連続性はない。こうして、標準の写真処理手順が
、上記の集積化の以前に公知の方法において遭遇された
損傷が殆ど又は全くなしに使用される。さらに、ＨＦＥ
Ｔデバイスは、エツチングされた表面におけるよりも、
基板の成長又はデポジットされた表面において形成され
る。
るために、光電子及び電子デバイスの間に殆ど又は全く
階段不連続性はない。こうして、標準の写真処理手順が
、上記の集積化の以前に公知の方法において遭遇された
損傷が殆ど又は全くなしに使用される。さらに、ＨＦＥ
Ｔデバイスは、エツチングされた表面におけるよりも、
基板の成長又はデポジットされた表面において形成され
る。
結果として、ＨＦＥＴデバイスは、比較的−様なしきい
電圧を有する。
電圧を有する。
好ましくは、オーム接触は、所定の位置における第２導
電率形式の広帯域ギャップ半導体の上に、第２導電率形
式の重くドーピングされた広帯域ギャップ半導体の層を
形成し、第２導電率形式の重くドーピングされた広帯域
ギャップ半導体の上に、第２導電率形式の重くドーピン
グされた狭帯域ギャップ半導体の層を形成し、そして重
くドーピングされた狭帯域ギャップ半導体の上に金属層
を形成することにより、第２導電率形式の広帯域ギャッ
プ半導体に形成される。第２導電率形式の重くドーピン
グされた広帯域ギャップ半導体、第２導電率形式の重く
ドーピングされた狭帯域ギャップ半導体、及び金属は、
−緒に、第２導電率形式の広帯域ギャップ半導体へのオ
ーム接触を構成する。
電率形式の広帯域ギャップ半導体の上に、第２導電率形
式の重くドーピングされた広帯域ギャップ半導体の層を
形成し、第２導電率形式の重くドーピングされた広帯域
ギャップ半導体の上に、第２導電率形式の重くドーピン
グされた狭帯域ギャップ半導体の層を形成し、そして重
くドーピングされた狭帯域ギャップ半導体の上に金属層
を形成することにより、第２導電率形式の広帯域ギャッ
プ半導体に形成される。第２導電率形式の重くドーピン
グされた広帯域ギャップ半導体、第２導電率形式の重く
ドーピングされた狭帯域ギャップ半導体、及び金属は、
−緒に、第２導電率形式の広帯域ギャップ半導体へのオ
ーム接触を構成する。
半絶縁基板が狭帯域ギャップ材料である場合に、第１導
電率形式の狭帯域ギャップ半導体の領域は、第１導電率
形式の広帯域ギャップ半導体の領域の下に提供される。
電率形式の狭帯域ギャップ半導体の領域は、第１導電率
形式の広帯域ギャップ半導体の領域の下に提供される。
第１導電率形式の狭帯域ギャップ半導体は、緩衝層とし
て作用し、第１導電率形式の上側の広帯域ギャップ半導
体において高品質クリスタル構造を保証する。さらに、
第１導電率形式の狭帯域ギャップ半導体は、重くドーピ
ングされ、そしてこの材料の部分は、露出され、かつ金
属層により被覆され、第１導電率形式の広帯域ギャップ
半導体へのオーム接触を形成し、金属層と、第１導電率
形式の重くドーピングされた狭帯域ギャップ半導体は、
オーム接触を構成する。
て作用し、第１導電率形式の上側の広帯域ギャップ半導
体において高品質クリスタル構造を保証する。さらに、
第１導電率形式の狭帯域ギャップ半導体は、重くドーピ
ングされ、そしてこの材料の部分は、露出され、かつ金
属層により被覆され、第１導電率形式の広帯域ギャップ
半導体へのオーム接触を形成し、金属層と、第１導電率
形式の重くドーピングされた狭帯域ギャップ半導体は、
オーム接触を構成する。
凹部が、所定位置において基板にエツチングされ、そし
て第１導電率形式の狭帯域ギャップ半導体と広帯域ギャ
ップ半導体の層は、凹部を実質的に満たすために形成さ
れる。これらの凹部は、光電子デバイスのために必要と
された１つ又は２つの半導体層を収容することのみ必要
とされるために、上記の以前に公知の集積化方法におい
て使用された溝よりも、大きさが浅い次元である。以前
に公知の集積化方法において使用された溝は、光電子デ
バイスの！こめに必要とされた半導体層の総てを収容し
なければならず、そしてこのため深くなければならない
。
て第１導電率形式の狭帯域ギャップ半導体と広帯域ギャ
ップ半導体の層は、凹部を実質的に満たすために形成さ
れる。これらの凹部は、光電子デバイスのために必要と
された１つ又は２つの半導体層を収容することのみ必要
とされるために、上記の以前に公知の集積化方法におい
て使用された溝よりも、大きさが浅い次元である。以前
に公知の集積化方法において使用された溝は、光電子デ
バイスの！こめに必要とされた半導体層の総てを収容し
なければならず、そしてこのため深くなければならない
。
代替的に、第１導電率形式の狭帯域ギャップ半導体と広
帯域ギャップ半導体の層は、全体基板の上に形成され、
そして酸素が、他の所定位置において注入され、該他方
の所定位置における狭帯域ギャップ半導体と広帯域ギャ
ップ半導体を半絶縁にする。これらのアプローチの両方
は、ＤＯＥＳデバイスにおける付加的なキャリヤ閉じ込
め層により、ＨＦＥＴデバイスを超えたＤＯＥＳデバイ
スの突出を除去又は縮小する。
帯域ギャップ半導体の層は、全体基板の上に形成され、
そして酸素が、他の所定位置において注入され、該他方
の所定位置における狭帯域ギャップ半導体と広帯域ギャ
ップ半導体を半絶縁にする。これらのアプローチの両方
は、ＤＯＥＳデバイスにおける付加的なキャリヤ閉じ込
め層により、ＨＦＥＴデバイスを超えたＤＯＥＳデバイ
スの突出を除去又は縮小する。
実施例
発明の実施態様が、添付の図面のみを参照して、実施例
により今記載される。
により今記載される。
次の説明において、「Ｎ」と「Ｐ」は、立方センチメー
トル当たり１０”乃至１０１ｓキヤリヤのレベルのドー
ピングを表し、「Ｎ−」と「Ｐ−」は、立方センチメー
トル当たり１ＯＩ１１乃至１０”キャリヤのレベルのド
ーピングを表し、そして「Ｎ＋」と「Ｐ＋」は、立方セ
ンナメートル当たり１０１８乃至１０”のレベルのドー
ピングヲ表ス。
トル当たり１０”乃至１０１ｓキヤリヤのレベルのドー
ピングを表し、「Ｎ−」と「Ｐ−」は、立方センチメー
トル当たり１ＯＩ１１乃至１０”キャリヤのレベルのド
ーピングを表し、そして「Ｎ＋」と「Ｐ＋」は、立方セ
ンナメートル当たり１０１８乃至１０”のレベルのドー
ピングヲ表ス。
第１実施態様において、ＤＯＥＳ及びＨＦＥＴデバイス
を含むモノリシック集積回路は、第１〜６図に示された
一連のプロセス段階により製造される。
を含むモノリシック集積回路は、第１〜６図に示された
一連のプロセス段階により製造される。
第１図に示された如く、実質的に平面の半絶縁ＧａＡｓ
基板１０は、７オトレジストによりマスクされ、そして
ＤＯＥＳデバイスが望まれる所定の位置において、約５
０００オングストロームの深さの凹部１２を規定するた
めにエツチングされる。
基板１０は、７オトレジストによりマスクされ、そして
ＤＯＥＳデバイスが望まれる所定の位置において、約５
０００オングストロームの深さの凹部１２を規定するた
めにエツチングされる。
第２図に示された如く、窒化シリコンの層１４が、基板
１０において沈積され、フォトレジストでマスクされ、
そして凹部１２のみから窒化シリコンを除去するために
エツチングされる。
１０において沈積され、フォトレジストでマスクされ、
そして凹部１２のみから窒化シリコンを除去するために
エツチングされる。
第３図に示された如く、約２０００オングストローム厚
であり、立方センナメートル当たり約５ｘｌＯ”シリコ
ン原子でドーピングされたＮ＋ＧａＡｓ層１６の形式に
おける第１導電率形式の狭帯域ギャップ半導体の層が、
窒化シリコン層１４と凹部１２の上に分子線エピタキシ
ー（ＭＢＥ）によって沈積される。Ｎ＋ＧａＡｓＪｌ１
６は、多結晶であり、この場合窒化シリコン層１４にお
いて成長され、モして凹部１２において単結晶であり、
この場合半絶縁ＧａＡｓ基板ｌＯにおいて直接に成長さ
れる。第３図にさらに示された如く、約３０００オング
ストローム厚であり、立方センナメートル当たり約５ｘ
ｌＯ”シリコン原子でドーピングされたＮ＋ＧａＡｌＡ
ｓ層１８の形式における第１導電率形式の広帯域ギャッ
プ半導体の層が、Ｎ＋ＧａＡｓの層１６の上にＭＢＥに
よって沈積される。ＧａＡｌＡｓ層１８の組成は、層の
最初の約１００オングストロームでＧａ、、、Ａｌｏ、
ｏＡｓからＧ ａ ＠、 ７Ａ ｌ ｏ、 ｓＡ ｓに
傾斜を付けられる。Ｎ＋ＧａＡｓ層１６と同様に、Ｎ十
ＧａＡｌＡｓ層１８は、凹部１２において単結晶であり
、そして下側材料の結晶度により、その他で多結晶であ
る。
であり、立方センナメートル当たり約５ｘｌＯ”シリコ
ン原子でドーピングされたＮ＋ＧａＡｓ層１６の形式に
おける第１導電率形式の狭帯域ギャップ半導体の層が、
窒化シリコン層１４と凹部１２の上に分子線エピタキシ
ー（ＭＢＥ）によって沈積される。Ｎ＋ＧａＡｓＪｌ１
６は、多結晶であり、この場合窒化シリコン層１４にお
いて成長され、モして凹部１２において単結晶であり、
この場合半絶縁ＧａＡｓ基板ｌＯにおいて直接に成長さ
れる。第３図にさらに示された如く、約３０００オング
ストローム厚であり、立方センナメートル当たり約５ｘ
ｌＯ”シリコン原子でドーピングされたＮ＋ＧａＡｌＡ
ｓ層１８の形式における第１導電率形式の広帯域ギャッ
プ半導体の層が、Ｎ＋ＧａＡｓの層１６の上にＭＢＥに
よって沈積される。ＧａＡｌＡｓ層１８の組成は、層の
最初の約１００オングストロームでＧａ、、、Ａｌｏ、
ｏＡｓからＧ ａ ＠、 ７Ａ ｌ ｏ、 ｓＡ ｓに
傾斜を付けられる。Ｎ＋ＧａＡｓ層１６と同様に、Ｎ十
ＧａＡｌＡｓ層１８は、凹部１２において単結晶であり
、そして下側材料の結晶度により、その他で多結晶であ
る。
第４図に示されｊ；如く、層１４．１６と１８は、多結
晶材料を優先的に除去するために優先的にエツチングさ
れ、凹ｉ１２における単結晶のＮ十ＧａＡｓとＮ＋Ｇａ
ＡｌＡｓ層１６．１８のみを残す。
晶材料を優先的に除去するために優先的にエツチングさ
れ、凹ｉ１２における単結晶のＮ十ＧａＡｓとＮ＋Ｇａ
ＡｌＡｓ層１６．１８のみを残す。
残りのＮ＋ＧａＡｓとＧａＡｌＡｓ層１６．１８が、実
質的に凹部１２を満たす。
質的に凹部１２を満たす。
第５図に示された如く、さらに一連の単結晶層２０．２
２．２４．２６．２８が、Ｎ＋ＧａＡｓとＧ ａ Ａ
Ｉ Ａ ｓ Ｉｌｌ ｌ ６．１８の上と、基板１０の
露出部分の上にＭＢＥによって沈積される。約１ミクロ
ン厚で、立方センナメートル当たり約５ｘ１０’″ベリ
リウム原子でドーピングされたＰ−ＧａＡｓの層２０の
形式における第２導電率形式の狭帯域ギャップ半導体の
層が、Ｎ ＋ Ｇ ａ Ａ Ｉ Ａ ｓ層１８と基板１
０の上に直接に沈積される。約４０オングストローム厚
であり、立方センチメートル当たり約１０１ｓシリコン
原子でドーピングされたＮ＋Ｇａｏ、ｙＡｌｏ、ｓＡｓ
の層２２の形式におけるシート電荷が、Ｐ−ＧａＡｓ層
２０の上に沈積される。
２．２４．２６．２８が、Ｎ＋ＧａＡｓとＧ ａ Ａ
Ｉ Ａ ｓ Ｉｌｌ ｌ ６．１８の上と、基板１０の
露出部分の上にＭＢＥによって沈積される。約１ミクロ
ン厚で、立方センナメートル当たり約５ｘ１０’″ベリ
リウム原子でドーピングされたＰ−ＧａＡｓの層２０の
形式における第２導電率形式の狭帯域ギャップ半導体の
層が、Ｎ ＋ Ｇ ａ Ａ Ｉ Ａ ｓ層１８と基板１
０の上に直接に沈積される。約４０オングストローム厚
であり、立方センチメートル当たり約１０１ｓシリコン
原子でドーピングされたＮ＋Ｇａｏ、ｙＡｌｏ、ｓＡｓ
の層２２の形式におけるシート電荷が、Ｐ−ＧａＡｓ層
２０の上に沈積される。
約３５０オングストローム厚であり、立方センナメート
ル当たり約１０１７ベリリウム原子でドーピングされた
Ｐ Ｇａｏ、ｙＡ ｔｏ、ｓＡｓの層２４の形式にお
ける第２導電率形式の広帯域ギャップ半導体の層が、シ
ート電荷層２２の上に沈積される。
ル当たり約１０１７ベリリウム原子でドーピングされた
Ｐ Ｇａｏ、ｙＡ ｔｏ、ｓＡｓの層２４の形式にお
ける第２導電率形式の広帯域ギャップ半導体の層が、シ
ート電荷層２２の上に沈積される。
Ｐ ＧａＡｌＡｓ層２４へのオーム接触の形成におい
て使用された２つの統く層２６．２８が、Ｐ ＧａＡ
ｌＡｓ層２４の上に形成される。これらの層は、Ｐ
ＧａＡｌＡｓ層２４の上に直接にＭＢＥによって沈積さ
れた、約５００オングストローム厚で、立方センチメー
トル当たり約１０１！ベリリウム原子でドーピングされ
たｐ ＋ Ｇ ａ ａ、 ｒＡｌ、、、Ａｓの層２６の
形式における第２導電率形式の重くドーピングされた広
帯域ギャップ半導体の層と、Ｐ＋ＧａＡｌＡｓ層２６の
上にＭＢＨによって沈積された、約５００オングストロ
ーム厚で、立方センチメートル当たり約１０′′ベリリ
ウム原子でドーピングされたＰ＋ＧａＡｓの層２８の形
式における第２導電率形式の重くドーピングされた狭帯
域ギャップ半導体の層とを含む。
て使用された２つの統く層２６．２８が、Ｐ ＧａＡ
ｌＡｓ層２４の上に形成される。これらの層は、Ｐ
ＧａＡｌＡｓ層２４の上に直接にＭＢＥによって沈積さ
れた、約５００オングストローム厚で、立方センチメー
トル当たり約１０１！ベリリウム原子でドーピングされ
たｐ ＋ Ｇ ａ ａ、 ｒＡｌ、、、Ａｓの層２６の
形式における第２導電率形式の重くドーピングされた広
帯域ギャップ半導体の層と、Ｐ＋ＧａＡｌＡｓ層２６の
上にＭＢＨによって沈積された、約５００オングストロ
ーム厚で、立方センチメートル当たり約１０′′ベリリ
ウム原子でドーピングされたＰ＋ＧａＡｓの層２８の形
式における第２導電率形式の重くドーピングされた狭帯
域ギャップ半導体の層とを含む。
ＤＯＥＳデバイスは、所定の位置において規定され、こ
の場合凹部１２が形成され、かっＮ十ＧａＡｓとＧ ａ
Ａ Ｉ Ａ ｓ Ｎｌ ｌ ６．１８で実質的に満た
された。そのようなりＯＥＳデバイス３０は、第６図に
示される。ＤＯＥＳデバイス３０は、ＰＧａＡＩＡｓの
層２４とＮ＋ＧａＡｌＡｓの層１８にオーム接触を形成
することにより、規定される。Ｐ ＧａＡｌＡｓの層
２４へのオーム接触は、ＤＯＥＳデバイスのエミッタ電
極を規定し、モして凹部３２の上のＰ＋ＧａＡｓ層２８
において金属層３２を沈積して完成され、金属層３２と
Ｐ千生導体層２６．２８は、オーム接触を１１ｔ戊する
。開口３４が、ＤＯＥＳデバイスとの光の透過のために
金属層３２において形成される。Ｎ＋ＧａＡｌＡｓの層
１８へのオーム接触は、ＤＯＥＳデバイスのコレクタ電
極を規定し、そして７オトレジストによりマスクし、か
つＮ＋ＧａＡｓ層ｌ６の部分を露出するために、ｐ＋Ｇ
ａＡｓ層２８と、Ｐ＋ＧａＡｌＡｓ層２６と、Ｐ Ｇ
ａＡｌＡｓ層２４と、Ｎ＋ＧａＡｌＡｓシート電荷層２
２と、Ｐ−ＧａＡｌＡｓ層２０と、Ｎ＋ＧａＡ Ｉ Ａ
Ｓ層１８とに延びる凹部３６を形成するためにエツチン
グし、かつ凹部３６において金属層３８を形成すること
により形成される。金属層３８とＮ＋Ｇ ａ Ａ ｓ
ｌ ｌ ６は、−緒に、Ｎ＋ＧａＡｌＡｓ層１８へのオ
ーム接触を構成する。
の場合凹部１２が形成され、かっＮ十ＧａＡｓとＧ ａ
Ａ Ｉ Ａ ｓ Ｎｌ ｌ ６．１８で実質的に満た
された。そのようなりＯＥＳデバイス３０は、第６図に
示される。ＤＯＥＳデバイス３０は、ＰＧａＡＩＡｓの
層２４とＮ＋ＧａＡｌＡｓの層１８にオーム接触を形成
することにより、規定される。Ｐ ＧａＡｌＡｓの層
２４へのオーム接触は、ＤＯＥＳデバイスのエミッタ電
極を規定し、モして凹部３２の上のＰ＋ＧａＡｓ層２８
において金属層３２を沈積して完成され、金属層３２と
Ｐ千生導体層２６．２８は、オーム接触を１１ｔ戊する
。開口３４が、ＤＯＥＳデバイスとの光の透過のために
金属層３２において形成される。Ｎ＋ＧａＡｌＡｓの層
１８へのオーム接触は、ＤＯＥＳデバイスのコレクタ電
極を規定し、そして７オトレジストによりマスクし、か
つＮ＋ＧａＡｓ層ｌ６の部分を露出するために、ｐ＋Ｇ
ａＡｓ層２８と、Ｐ＋ＧａＡｌＡｓ層２６と、Ｐ Ｇ
ａＡｌＡｓ層２４と、Ｎ＋ＧａＡｌＡｓシート電荷層２
２と、Ｐ−ＧａＡｌＡｓ層２０と、Ｎ＋ＧａＡ Ｉ Ａ
Ｓ層１８とに延びる凹部３６を形成するためにエツチン
グし、かつ凹部３６において金属層３８を形成すること
により形成される。金属層３８とＮ＋Ｇ ａ Ａ ｓ
ｌ ｌ ６は、−緒に、Ｎ＋ＧａＡｌＡｓ層１８へのオ
ーム接触を構成する。
ＨＦＥＴ）ランジスタの形式におけるＨＦＥＴデバイス
は、半導体層２０．２２．２４．２６と２８における他
の所定位置において形成される。
は、半導体層２０．２２．２４．２６と２８における他
の所定位置において形成される。
そのようなＨＦＥＴトランジスタ４０は、第６図に示さ
れる。ＨＦＥＴトランジスタ４０は、金属ゲート電極４
２を沈積し、シリコンを半導体層２０．２２．２４．２
６と２８に注入し、そしてシリコンを活性化するために
急速熱アニーリングし、これにより自動調心されたＮ＋
ソース及びドレイン領域４４．４５を規定し、かつそれ
ぞれソース及びドレイン領域の上に金属ソース及びドレ
イン電極４７．４８を沈積することにより、形成される
。
れる。ＨＦＥＴトランジスタ４０は、金属ゲート電極４
２を沈積し、シリコンを半導体層２０．２２．２４．２
６と２８に注入し、そしてシリコンを活性化するために
急速熱アニーリングし、これにより自動調心されたＮ＋
ソース及びドレイン領域４４．４５を規定し、かつそれ
ぞれソース及びドレイン領域の上に金属ソース及びドレ
イン電極４７．４８を沈積することにより、形成される
。
ＨＦＥＴＰＤの形式におけるＨＦＥＴデバイスは、半導
体層２０．２２．２４．２６と２８におけるさらに他の
所定位置において形成される。そのようなＨＦＥＴＰＤ
５０が、第６図に示される。
体層２０．２２．２４．２６と２８におけるさらに他の
所定位置において形成される。そのようなＨＦＥＴＰＤ
５０が、第６図に示される。
ＨＦＥＴＰＤ５０は、金属ゲート電極５２を沈積し、シ
リコンを半導体層２０．２２．２４．２６と２８に注入
し、そしてシリコンを活性化するために急速熱アニーリ
ングし、これにより自動調心されたＮ＋アノード領域５
４を規定し、かつアノード領域５４の上に金属アノード
５５を沈積することにより、形成される。開口５３が、
ＨＦＥＴＰＤへの光の透過のためにゲート電極５２にお
いて形成される。ＨＦＥＴＰＤは、７オトレジストによ
りマスクし、かつＰ−ＧａＡｓ層２０の部分を露出する
ために、ｐ＋ＧａＡｓ層２８と、Ｐ＋ＧａＡｌＡｓ層２
６と、Ｐ ＧａＡｌＡｓ層２４と、Ｎ＋ＧａＡｌＡｓ
シート電荷層２２とを通って延びる凹部５７を形成する
ためにエツチングし、かつ凹部５７において金属カソー
ド５８を形成することにより形成される。
リコンを半導体層２０．２２．２４．２６と２８に注入
し、そしてシリコンを活性化するために急速熱アニーリ
ングし、これにより自動調心されたＮ＋アノード領域５
４を規定し、かつアノード領域５４の上に金属アノード
５５を沈積することにより、形成される。開口５３が、
ＨＦＥＴＰＤへの光の透過のためにゲート電極５２にお
いて形成される。ＨＦＥＴＰＤは、７オトレジストによ
りマスクし、かつＰ−ＧａＡｓ層２０の部分を露出する
ために、ｐ＋ＧａＡｓ層２８と、Ｐ＋ＧａＡｌＡｓ層２
６と、Ｐ ＧａＡｌＡｓ層２４と、Ｎ＋ＧａＡｌＡｓ
シート電荷層２２とを通って延びる凹部５７を形成する
ためにエツチングし、かつ凹部５７において金属カソー
ド５８を形成することにより形成される。
プロセス段階の必要数を最小にするために、ＤＯＥＳ及
びＨＦＥＴデバイスは、連続的よりも、同時に形成され
る。特に、ゲート金属層３２．４２と５２の総ては、単
一金属化段階において形成され、続いて、単一注入段階
において、自動調心されたソース、ドレイン及びアノー
ド領域の総ての注入が行われる。それからコレクタ、ソ
ース、ドレイン及びアノード接点３８．４７．４８と５
５の総てが、第２単一金属化段階において作成され、そ
してカソード接点が、別個の金属化段階において作成さ
れる。
びＨＦＥＴデバイスは、連続的よりも、同時に形成され
る。特に、ゲート金属層３２．４２と５２の総ては、単
一金属化段階において形成され、続いて、単一注入段階
において、自動調心されたソース、ドレイン及びアノー
ド領域の総ての注入が行われる。それからコレクタ、ソ
ース、ドレイン及びアノード接点３８．４７．４８と５
５の総てが、第２単一金属化段階において作成され、そ
してカソード接点が、別個の金属化段階において作成さ
れる。
窒化シリコンの１１６０は、ＤＯＥＳ及びＨＦＥＴデバ
イスの上に化学堆積法（ＣＶＤ）によって形成され、そ
して開口６２が、接点３２．３８．４２．４７．４８．
５２．５５．５８の上のこの層にエツチングされる。金
属層６４は、ＤＯＥＳ及びＨＦＥＴデバイスのための接
点パッド６６を規定するために、公知のリフトオフ技術
を使用して、窒化シリコンと接点の上に形成される。
イスの上に化学堆積法（ＣＶＤ）によって形成され、そ
して開口６２が、接点３２．３８．４２．４７．４８．
５２．５５．５８の上のこの層にエツチングされる。金
属層６４は、ＤＯＥＳ及びＨＦＥＴデバイスのための接
点パッド６６を規定するために、公知のリフトオフ技術
を使用して、窒化シリコンと接点の上に形成される。
隣接するＨＦＥＴデバイスの間の分離が必要とされる場
合に、メサエッチング又はほう素注入を使用する公知の
分離技術が、使用される。
合に、メサエッチング又はほう素注入を使用する公知の
分離技術が、使用される。
上記のＤＯＥＳ及びＨＦＥＴデバイスは、本質的に、Ｔ
ａｙｌｏｒ他の応用物理５９（２）、１９８６年１月、
ｐｐ５９６−６００、Ｔａｙｌ。
ａｙｌｏｒ他の応用物理５９（２）、１９８６年１月、
ｐｐ５９６−６００、Ｔａｙｌ。
ｒ他の電子工学レター、第２２巻、第１５号、１９８６
年７月、ｐｐ７８４−７８６、及びＴａｙｆｏｒ他の応
用物理レター、５０（２４）、１９８７年６月、ｐｐ
１７５４−１７５６において記載された如く、動作する
。
年７月、ｐｐ７８４−７８６、及びＴａｙｆｏｒ他の応
用物理レター、５０（２４）、１９８７年６月、ｐｐ
１７５４−１７５６において記載された如く、動作する
。
結果のデバイスの平面図が、第７図に示される。
第２の実施態様によるモノリシック集積回路が、第８図
と第９図に示される。この集積回路は、上記の如く製造
された、ＤＯＥＳデバイス３０とＨＦＥＴＰＤデバイス
５０を具備する。ＤＯＥＳデバイス３０とＨＦＥＴＰＤ
デバイス５０は、光導波管を形成するために、集積回路
の上面に形成されたポリマー層７０により、光学的に相
互連結される。ポリマー層７０は、ＤＯＥＳエミッタ電
極３２とＨＦＥＴＰＤゲート電極５２における開口３４
．５３の上にミラー仕上げを提供されたテーパ端部部分
７２を形成され、ポリマー層７０に沿ってＤＯＥＳデバ
イス３０のエミッタ開口３４から、かつＨＦＥＴＰＤデ
バイス５０のゲート開口５３を通って発する光を結合す
る。
と第９図に示される。この集積回路は、上記の如く製造
された、ＤＯＥＳデバイス３０とＨＦＥＴＰＤデバイス
５０を具備する。ＤＯＥＳデバイス３０とＨＦＥＴＰＤ
デバイス５０は、光導波管を形成するために、集積回路
の上面に形成されたポリマー層７０により、光学的に相
互連結される。ポリマー層７０は、ＤＯＥＳエミッタ電
極３２とＨＦＥＴＰＤゲート電極５２における開口３４
．５３の上にミラー仕上げを提供されたテーパ端部部分
７２を形成され、ポリマー層７０に沿ってＤＯＥＳデバ
イス３０のエミッタ開口３４から、かつＨＦＥＴＰＤデ
バイス５０のゲート開口５３を通って発する光を結合す
る。
上記の実施態様のＤＯＥＳデバイス３０は、発光ダイオ
ード（Ｌ Ｅ Ｄ）として動作する。第１０図と第１１
図に示された第３の実施態様は、レーザとしての動作が
可能なりＯＥＳデバイス３００を有するモノリシック集
積回路を具備する。このモノリシック集積回路は、第１
実施態様に対する上記の如く製造されるが、Ｎ＋ＧａＡ
ｌＡｓ層１８は、（第１実施態様における如＜３０００
オングストロームの代わりに）１ミクロン厚に作成され
、Ｐ−ＧａＡＩＡｓ層２０は、（第１実施態様における
１ミクロンの代わりに）１０００オングストローム厚に
作成され、モしてＰ ＋ Ｇ ａ Ａ Ｉ ＡＳ層２６
は、（第１実施態様における５００オングストローム厚
の代わりに）１ミクロン厚に作成される。これらの厚さ
修正により、そして適切に切り開き又は乾燥したエツチ
ング端部ファセット３０２．３０４の形成により、層１
８．２０と２６と、端部ファセット３０２．３０４は、
レーザ作用を発する縁を支持することができる光学空洞
を規定する。他の層の厚さと、層の総てのドーピングは
、第１実施態様に対して記載された如くである。
ード（Ｌ Ｅ Ｄ）として動作する。第１０図と第１１
図に示された第３の実施態様は、レーザとしての動作が
可能なりＯＥＳデバイス３００を有するモノリシック集
積回路を具備する。このモノリシック集積回路は、第１
実施態様に対する上記の如く製造されるが、Ｎ＋ＧａＡ
ｌＡｓ層１８は、（第１実施態様における如＜３０００
オングストロームの代わりに）１ミクロン厚に作成され
、Ｐ−ＧａＡＩＡｓ層２０は、（第１実施態様における
１ミクロンの代わりに）１０００オングストローム厚に
作成され、モしてＰ ＋ Ｇ ａ Ａ Ｉ ＡＳ層２６
は、（第１実施態様における５００オングストローム厚
の代わりに）１ミクロン厚に作成される。これらの厚さ
修正により、そして適切に切り開き又は乾燥したエツチ
ング端部ファセット３０２．３０４の形成により、層１
８．２０と２６と、端部ファセット３０２．３０４は、
レーザ作用を発する縁を支持することができる光学空洞
を規定する。他の層の厚さと、層の総てのドーピングは
、第１実施態様に対して記載された如くである。
ＨＦＥＴトランジスタ４００とＨＦＥＴ光検出器５００
の形式におけるＨＦＥＴデバイスはまた、第３実施態様
により修正された厚さを有する半導体層において形成さ
れる。しかし、Ｐ−ＧａＡＩＡｓ層２０は非常に薄く、
そして上側のＰ＋ＧａＡｌＡｓ層２６は、第３実施態様
による構造において比較的厚いために、ＨＦＥＴ光検出
器５００は、第１実施態様における如く、基板に垂直な
方向においてゲート開口により照明された時、あまり有
効でない。従って、第３実施態様において、ＨＦＥＴ光
検出器は、ゲートに平行に延びる方向において切り開き
又は乾燥したエツチング端部ファセット５０２により照
明され、そして開口は、ゲート接点５２において提供さ
れない。適切な反射防止膜が、切り開き又は乾燥エツチ
ング・ファセット５０２に適用される。
の形式におけるＨＦＥＴデバイスはまた、第３実施態様
により修正された厚さを有する半導体層において形成さ
れる。しかし、Ｐ−ＧａＡＩＡｓ層２０は非常に薄く、
そして上側のＰ＋ＧａＡｌＡｓ層２６は、第３実施態様
による構造において比較的厚いために、ＨＦＥＴ光検出
器５００は、第１実施態様における如く、基板に垂直な
方向においてゲート開口により照明された時、あまり有
効でない。従って、第３実施態様において、ＨＦＥＴ光
検出器は、ゲートに平行に延びる方向において切り開き
又は乾燥したエツチング端部ファセット５０２により照
明され、そして開口は、ゲート接点５２において提供さ
れない。適切な反射防止膜が、切り開き又は乾燥エツチ
ング・ファセット５０２に適用される。
第１２〜１４図に示された第４実施態様において、Ｎ＋
ＧａＡｓの層１６は、全体半絶縁基板１０の上に形成さ
れ、Ｎ＋ＧａＡｌＡｓの層１８が、全体のＮ＋ＧａＡｓ
層１６の上層形６され、そして窒化シリコンの層１９が
、Ｎ＋ＧａＡｌＡｓ層１８において成長される。フォト
レジストの層２１が、窒化シリコン層１９の上に沈積さ
れ、そしてＤＯＥＳデバイスが望まれる所定の位置のみ
をマスクするために現像される。それから窒化シリコン
層Ｉ９の露出された部分が、エツチングにより除去され
、その結果窒化シリコン層１９は、ＤＯＥＳデバイスが
望まれる所定の位置のみに残される。それから酸素が、
Ｎ＋ＧａＡｌＡｓとＧａＡｓ層１６．１８に注入され、
この場合それらは、窒化シリコン１９と７オトレジスト
２１によって保護されない。注入された酸素は、半導体
層１６．１８が、第１２図に示された如く、窒化シリコ
ン１９と７オトレジスト２１によって保護された所定の
位置を除いて、半導体層１６．１８を半絶縁にする。
ＧａＡｓの層１６は、全体半絶縁基板１０の上に形成さ
れ、Ｎ＋ＧａＡｌＡｓの層１８が、全体のＮ＋ＧａＡｓ
層１６の上層形６され、そして窒化シリコンの層１９が
、Ｎ＋ＧａＡｌＡｓ層１８において成長される。フォト
レジストの層２１が、窒化シリコン層１９の上に沈積さ
れ、そしてＤＯＥＳデバイスが望まれる所定の位置のみ
をマスクするために現像される。それから窒化シリコン
層Ｉ９の露出された部分が、エツチングにより除去され
、その結果窒化シリコン層１９は、ＤＯＥＳデバイスが
望まれる所定の位置のみに残される。それから酸素が、
Ｎ＋ＧａＡｌＡｓとＧａＡｓ層１６．１８に注入され、
この場合それらは、窒化シリコン１９と７オトレジスト
２１によって保護されない。注入された酸素は、半導体
層１６．１８が、第１２図に示された如く、窒化シリコ
ン１９と７オトレジスト２１によって保護された所定の
位置を除いて、半導体層１６．１８を半絶縁にする。
それから残りの７オトレジスト２１と窒化シリコン１９
が、半導体層１６．１８を露出するためにエツチングに
より除去され、そして半導体層２０．２２．２４．２６
と２８が、第１実施態様において記載された如く、そし
て第１３図に示された如く、成長される。それから、Ｄ
ＯＥＳデバイス、ＨＦＥＴデバイス４０とＨＦＥＴＰＤ
デバイス５０が、第１実施態様に記載された如く、そし
て第１４図に示された如く、半導体層２０．２２．２４
．２６．２８において形成される。
が、半導体層１６．１８を露出するためにエツチングに
より除去され、そして半導体層２０．２２．２４．２６
と２８が、第１実施態様において記載された如く、そし
て第１３図に示された如く、成長される。それから、Ｄ
ＯＥＳデバイス、ＨＦＥＴデバイス４０とＨＦＥＴＰＤ
デバイス５０が、第１実施態様に記載された如く、そし
て第１４図に示された如く、半導体層２０．２２．２４
．２６．２８において形成される。
上記の実施態様の多数の修正が、発明の範囲内にある。
例えば、ＧａＡｓとＧａＡｌＡｓ以外の半導体が、使用
される。Ｉ ｎＰ、Ｉ ｎＧａＡｓ。
される。Ｉ ｎＰ、Ｉ ｎＧａＡｓ。
ＩｎＡｌＡｓと他の■−ｖ族半導体もまた、これらのデ
バイスに対して適切である。
バイスに対して適切である。
例えば、第１５図に示された類似の集積回路が、ＧａＡ
ｓ基板ｌＯの代わりに半絶縁Ｉｒ＋Ｐ基板１１０を用い
、Ｎ ＋ Ｇ ａ Ａ、ｓとＧａＡｌＡｓ層１６．１８
の代わりにＮ＋ＩｎＰ層１１７全１１７Ｐ−ＧａＡｓ層
２０の代わりにＰ−ＩｎＧａＡｓＰ層１２０を用い、シ
ート電荷２２の代わりにＮ＋ＩｎＰ層１２２全１２２Ｐ
ＧａＡｌＡｓ層２４の代わりにＰ ＩｎＰ層１２
４を用い、Ｐ＋ＧａＡｌＡｓ層２６の代わりにＰ＋Ｉｎ
Ｐ層１２６全１２６そしてＰ＋ＧａＡｓ層２８の代わり
にＰ＋１ｎ Ｇ ａ Ａ ｓ Ｍ １２８を用いること
により、製造された。そのような集積回路において、光
は、ＩｎＰ基板基板上る光電子デバイスに結合される。
ｓ基板ｌＯの代わりに半絶縁Ｉｒ＋Ｐ基板１１０を用い
、Ｎ ＋ Ｇ ａ Ａ、ｓとＧａＡｌＡｓ層１６．１８
の代わりにＮ＋ＩｎＰ層１１７全１１７Ｐ−ＧａＡｓ層
２０の代わりにＰ−ＩｎＧａＡｓＰ層１２０を用い、シ
ート電荷２２の代わりにＮ＋ＩｎＰ層１２２全１２２Ｐ
ＧａＡｌＡｓ層２４の代わりにＰ ＩｎＰ層１２
４を用い、Ｐ＋ＧａＡｌＡｓ層２６の代わりにＰ＋Ｉｎ
Ｐ層１２６全１２６そしてＰ＋ＧａＡｓ層２８の代わり
にＰ＋１ｎ Ｇ ａ Ａ ｓ Ｍ １２８を用いること
により、製造された。そのような集積回路において、光
は、ＩｎＰ基板基板上る光電子デバイスに結合される。
上記のデバイスは、Ｎ形チャネルに重きを置く。
Ｐ形チャネルに重きを置く相補的デバイスが、Ｎ形層を
Ｐ形層で置き換えることにより形成される。
Ｐ形層で置き換えることにより形成される。
Ｎ形チャネル・デバイスは、これらのデバイスにおける
多数キャリヤの高移動性により、好まれる。
多数キャリヤの高移動性により、好まれる。
シリコンとベリリウム以外のドーパントが、多様な層の
必要な導電率形式を提供するために使用される。
必要な導電率形式を提供するために使用される。
デバイスは、上記の手段以外の手段によって光学的に相
互連結される。例えば、Ｇｏｏｄｍａｎ他のＩＥＥＥ会
報、第７２巻、第７号、１９８４年７月、ｐｐ８５０−
８６６は、代替的な光学的相互連結方法を記載する。
互連結される。例えば、Ｇｏｏｄｍａｎ他のＩＥＥＥ会
報、第７２巻、第７号、１９８４年７月、ｐｐ８５０−
８６６は、代替的な光学的相互連結方法を記載する。
本発明の主なる特徴及び態様は以下のとおりである。
１、ＤＯＥＳデバイスとＨＦＥＴデバイスを具備したモ
ノリシック集積回路を作成するだめの方法において、 所定の位置において凹状にされた第１導電率形式（タイ
プ）の広帯域ギャップ半導体の領域を有する半絶縁基板
を形成し、領域は、基板の表面において露出されること
と、 基板の表面で第１導電率形式と反対の第２導電率形式を
有する狭帯域ギャップ半導体の層を形成することと、 狭帯域ギャップ半導体の層上に第１導電率形式のシート
電荷を形成することと、 シート電荷上に第２導電率形式の広帯域ギャップ半導体
の層を形成することと、 所定の位置においてＤＯＥＳデバイスを規定するために
、第２導電率形式の広帯域ギャップ半導体の層と、第１
導電率形式の広帯域ギャップ半導体の層にオーム接触を
形成することと、 他の所定の位置においてＨＦＥＴデバイスを形成するこ
ととを含む方法。
ノリシック集積回路を作成するだめの方法において、 所定の位置において凹状にされた第１導電率形式（タイ
プ）の広帯域ギャップ半導体の領域を有する半絶縁基板
を形成し、領域は、基板の表面において露出されること
と、 基板の表面で第１導電率形式と反対の第２導電率形式を
有する狭帯域ギャップ半導体の層を形成することと、 狭帯域ギャップ半導体の層上に第１導電率形式のシート
電荷を形成することと、 シート電荷上に第２導電率形式の広帯域ギャップ半導体
の層を形成することと、 所定の位置においてＤＯＥＳデバイスを規定するために
、第２導電率形式の広帯域ギャップ半導体の層と、第１
導電率形式の広帯域ギャップ半導体の層にオーム接触を
形成することと、 他の所定の位置においてＨＦＥＴデバイスを形成するこ
ととを含む方法。
２、第１導電率形式の広帯域ギャップ半導体の領域の下
に埋められた１ｇｌ導電率形式の狭帯域ギャップ半導体
の領域を、半絶縁基板に形成することを含む上記ｌに記
載の方法。
に埋められた１ｇｌ導電率形式の狭帯域ギャップ半導体
の領域を、半絶縁基板に形成することを含む上記ｌに記
載の方法。
３、半絶縁基板の実質的に平面の表面における所定の位
置において凹部を形成し、かつ実質的に！！１部を満た
すために、第１導電率形式の広帯域ギャップ半導体の層
を形成することにより、広帯域ギャップ半導体の凹状領
域を有する半絶縁基板を形成することを含む上記ｌに記
載の方法。
置において凹部を形成し、かつ実質的に！！１部を満た
すために、第１導電率形式の広帯域ギャップ半導体の層
を形成することにより、広帯域ギャップ半導体の凹状領
域を有する半絶縁基板を形成することを含む上記ｌに記
載の方法。
４、半絶縁基板における所定の位置において凹部を形成
し、凹部において第１導電率形式の狭帯域ギャップ半導
体の層を形成し、モして凹部を実質的に満たすために、
狭帯域ギャップ半導体の層の上に重なる第１導電率形式
の広帯域ギャップ半導体の層を形成することにより、広
帯域ギャップ半導体の凹状領域と、狭帯域ギャップ半導
体の埋め込み領域とを有する半絶縁基板を形成すること
を含む上記２に記載の方法。
し、凹部において第１導電率形式の狭帯域ギャップ半導
体の層を形成し、モして凹部を実質的に満たすために、
狭帯域ギャップ半導体の層の上に重なる第１導電率形式
の広帯域ギャップ半導体の層を形成することにより、広
帯域ギャップ半導体の凹状領域と、狭帯域ギャップ半導
体の埋め込み領域とを有する半絶縁基板を形成すること
を含む上記２に記載の方法。
５、基板をエツチングし、基板において窒化シリコンの
層を形成し、凹部から窒化シリコンを除去し、窒化シリ
コンの上に多結晶材料と凹部において単結晶材料を形成
するために、第１導電率形式の広帯域ギャップ半導体の
層を沈積し、そして多結晶材料を優先的に除去すること
により、凹部を形成することを含む上記３に記載の方法
。
層を形成し、凹部から窒化シリコンを除去し、窒化シリ
コンの上に多結晶材料と凹部において単結晶材料を形成
するために、第１導電率形式の広帯域ギャップ半導体の
層を沈積し、そして多結晶材料を優先的に除去すること
により、凹部を形成することを含む上記３に記載の方法
。
６、基板をエツチングし、基板において窒化シリコンの
層を形成し、凹部から窒化シリコンを除去し、窒化シリ
コンの上に多結晶材料と凹部において単結晶材料を形成
するために、第１導電率形式の狭帯域ギャップ半導体と
広帯域ギャップ半導体の層を沈積し、そして多結晶材料
を優先的に除去することにより、凹部を形成することを
含む上記４に記載の方法。
層を形成し、凹部から窒化シリコンを除去し、窒化シリ
コンの上に多結晶材料と凹部において単結晶材料を形成
するために、第１導電率形式の狭帯域ギャップ半導体と
広帯域ギャップ半導体の層を沈積し、そして多結晶材料
を優先的に除去することにより、凹部を形成することを
含む上記４に記載の方法。
７、半絶縁基板の実質的に平面の表面において第１導電
率形式の広帯域ギャップ半導体の層を形成し、かつ他の
位置における広帯域ギャップ半導体を半絶縁にするため
に、所定の位置以外の位置において酸素を注入すること
とにより、広帯域ギャップ半導体の凹状領域を有する半
絶縁基板を形成することを含む上記ｌに記載の方法。
率形式の広帯域ギャップ半導体の層を形成し、かつ他の
位置における広帯域ギャップ半導体を半絶縁にするため
に、所定の位置以外の位置において酸素を注入すること
とにより、広帯域ギャップ半導体の凹状領域を有する半
絶縁基板を形成することを含む上記ｌに記載の方法。
８、半絶縁基板の実質的に平面の表面において第１導電
率形式の狭帯域ギャップ半導体の層を形成し、狭帯域ギ
ャップ半導体の層において第１導電率形式の広帯域ギャ
ップ半導体の層を形成し、かつ他の位置における狭帯域
ギャップ半導体と広帯域ギャップ半導体を半絶縁にする
ために、所定の位置以外の位置において酸素を注入する
こととにより、広帯域ギャップ半導体の凹状領域と狭帯
域ギャップ半導体の埋め込み領域とを有する半絶縁基板
を形成することを含む上記２に記載の方法。
率形式の狭帯域ギャップ半導体の層を形成し、狭帯域ギ
ャップ半導体の層において第１導電率形式の広帯域ギャ
ップ半導体の層を形成し、かつ他の位置における狭帯域
ギャップ半導体と広帯域ギャップ半導体を半絶縁にする
ために、所定の位置以外の位置において酸素を注入する
こととにより、広帯域ギャップ半導体の凹状領域と狭帯
域ギャップ半導体の埋め込み領域とを有する半絶縁基板
を形成することを含む上記２に記載の方法。
９、第１導電率形式が、ｎ形であり、そして第２導電率
形式が、ｐ形である上記Ｉに記載の方法。
形式が、ｐ形である上記Ｉに記載の方法。
１０、狭帯域ギャップ半導体が、ＧａＡｓであり、そし
て広帯域ギャップ半導体が、ＧａＡＩＡＳである上記１
に記載の方法。
て広帯域ギャップ半導体が、ＧａＡＩＡＳである上記１
に記載の方法。
１１、第１導電率形式の半導体が、Ｓｉでドーピングさ
れ、そして第２導電率形式の半導体が、Ｂｅでドーピン
グされる上記１０に記載の方法。
れ、そして第２導電率形式の半導体が、Ｂｅでドーピン
グされる上記１０に記載の方法。
１２、狭帯域ギャップ半導体が、Ｉ ｎＧａＡｓＰであ
り、そして広帯域ギャップ半導体が、ＩｎＰである上記
ｌに記載の方法。
り、そして広帯域ギャップ半導体が、ＩｎＰである上記
ｌに記載の方法。
１３、ソート電荷が、第２導電率形式の非常に重くドー
ピングされた半導体の３０乃至６０オングストローム厚
の層を形成することにより、形成される上記ｌに記載の
方法。
ピングされた半導体の３０乃至６０オングストローム厚
の層を形成することにより、形成される上記ｌに記載の
方法。
１４、高度にドーピングされた半導体が、広帯域ギャッ
プ半導体である上記１３に記載の方法。
プ半導体である上記１３に記載の方法。
１５、所定の位置において第２導電率形式の広帯域ギャ
ップ半導体において、第２導電率形式の重くドーピング
された広帯域ギャンプ半導体の層を形成し、第２導電率
形式の重くドーピングされた広帯域ギャップ半導体にお
いて、第２導電率形式の重くドーピングされた狭帯域ギ
ャップ半導体の層を形成し、かつ重くドーピングされた
狭帯域ギャップ半導体において金属層を形成することに
より、第２導電率形式の広帯域ギャップ半導体へのオー
ム接触を形成することを含む上記ｌに記載の方法。
ップ半導体において、第２導電率形式の重くドーピング
された広帯域ギャンプ半導体の層を形成し、第２導電率
形式の重くドーピングされた広帯域ギャップ半導体にお
いて、第２導電率形式の重くドーピングされた狭帯域ギ
ャップ半導体の層を形成し、かつ重くドーピングされた
狭帯域ギャップ半導体において金属層を形成することに
より、第２導電率形式の広帯域ギャップ半導体へのオー
ム接触を形成することを含む上記ｌに記載の方法。
１６、開口が、金属層において形成される上記１５に記
載の方法。
載の方法。
１７、第１導電率形式の広帯域ギャップ半導体の部分を
露出するために、第２導電率形式の広帯域ギャップ半導
体と、シート電荷と、第２導電率形式の狭帯域ギャップ
半導体とを通って延びる凹部を形成し、かつ凹部におい
て金属層を形成することにより、第１導電率形式の広帯
域ギャップ半導体へのオーム接触を形成することを含む
上記１に記載の方法。
露出するために、第２導電率形式の広帯域ギャップ半導
体と、シート電荷と、第２導電率形式の狭帯域ギャップ
半導体とを通って延びる凹部を形成し、かつ凹部におい
て金属層を形成することにより、第１導電率形式の広帯
域ギャップ半導体へのオーム接触を形成することを含む
上記１に記載の方法。
１８、第１導電率形式の狭帯域ギャップ半導体の部分を
露出するために、第２導電率形式の広帯域ギャップ半導
体と、シート電荷と、第２導電率形式の狭帯域ギャップ
半導体と、第１導電率形式の広帯域ギャップ半導体とを
通って延びる凹部を形成し、かつ凹部において金属層を
形成することにより、第１導電率形式の広帯域ギャップ
半導体へのオーム接触を形成することを含む上記２に記
載の方法。
露出するために、第２導電率形式の広帯域ギャップ半導
体と、シート電荷と、第２導電率形式の狭帯域ギャップ
半導体と、第１導電率形式の広帯域ギャップ半導体とを
通って延びる凹部を形成し、かつ凹部において金属層を
形成することにより、第１導電率形式の広帯域ギャップ
半導体へのオーム接触を形成することを含む上記２に記
載の方法。
１９、他の所定の位置の少なくとも幾つかにおいてＨＦ
ＥＴデバイスを形成することを含む上記ｌに記載の方法
。
ＥＴデバイスを形成することを含む上記ｌに記載の方法
。
２０、他の所定の位置の少なくとも幾つかにおいてＨＦ
ＥＴＰＤ光検出デバイスを形成することを含む上記ｌに
記載の方法。
ＥＴＰＤ光検出デバイスを形成することを含む上記ｌに
記載の方法。
２１、開口を提供されたゲート接点を有するＨＦＥＴＰ
Ｄデバイスを形成することを含む上記２０に記載の方法
。
Ｄデバイスを形成することを含む上記２０に記載の方法
。
２２、光導波管によりデバイスの少なくとも幾つかを光
学的に相互連結することを含む上記１に記載の方法。
学的に相互連結することを含む上記１に記載の方法。
２３、集積回路の上面において光導波管を形成し、該先
導波管は、デバイスの少なくとも幾つかを光学的に相互
連結するために、ＤＯＥＳ及びＨＦＥＴデバイスの少な
くとも幾つかに光学的に結合される上記２２に記載の方
法。
導波管は、デバイスの少なくとも幾つかを光学的に相互
連結するために、ＤＯＥＳ及びＨＦＥＴデバイスの少な
くとも幾つかに光学的に結合される上記２２に記載の方
法。
２４、分子線エピタキシーにより半導体層を形成するこ
とを含む上記ｌに記載の方法。
とを含む上記ｌに記載の方法。
２５、特定位置において凹状にされた第１導電率形式の
広帯域ギャップ半導体の領域を有する半絶縁基板と、 第１導電率形式と反対の第２導電率形式を有し、かつ広
帯域ギャップ半導体の領域に接触する基板における狭帯
域ギャップ半導体の層と、狭帯域ギャップ半導体の層に
おける第１導電率形式のシート電荷と、 シート電荷における第２導電率形式の広帯域ギャップ半
導体の層と、 第２導電率形式の広帯域ギャップ半導体の層と、第１導
電率形式の広帯域ギャップ半導体の層へのオーム接触と
を具備し、第１導電率形式の広帯域ギャップ半導体の層
は、特定位置におけるＤＯＥＳデバイスと、他の特定位
置において半導体層に形成されたＨＦＥＴデバイスとを
規定するモノリシック集積回路。
広帯域ギャップ半導体の領域を有する半絶縁基板と、 第１導電率形式と反対の第２導電率形式を有し、かつ広
帯域ギャップ半導体の領域に接触する基板における狭帯
域ギャップ半導体の層と、狭帯域ギャップ半導体の層に
おける第１導電率形式のシート電荷と、 シート電荷における第２導電率形式の広帯域ギャップ半
導体の層と、 第２導電率形式の広帯域ギャップ半導体の層と、第１導
電率形式の広帯域ギャップ半導体の層へのオーム接触と
を具備し、第１導電率形式の広帯域ギャップ半導体の層
は、特定位置におけるＤＯＥＳデバイスと、他の特定位
置において半導体層に形成されたＨＦＥＴデバイスとを
規定するモノリシック集積回路。
２６、第１導電率形式の広帯域ギャップ半導体の領域の
下に埋め込まれた第１導電率形式の狭帯域ギャップ半導
体の領域をさらに具備する上記２５に記載の集積回路。
下に埋め込まれた第１導電率形式の狭帯域ギャップ半導
体の領域をさらに具備する上記２５に記載の集積回路。
２７、第１導電率形式が、ｎ形であり、そして第２導電
率形式が、ｐ形である上記２５に記載の集積回路。
率形式が、ｐ形である上記２５に記載の集積回路。
２８、狭帯域ギャップ半導体が、ＧａＡｓであり、そし
て広帯域ギャップ半導体が、ＧａＡＩＡＳである上記２
５に記載の集積回路。
て広帯域ギャップ半導体が、ＧａＡＩＡＳである上記２
５に記載の集積回路。
２９６第１導電率形式の半導体が、Ｓｉでドーピングさ
れ、そして第２導電率形式の半導体が、Ｂｅでドーピン
グされる上記２８に記載の集積回路。
れ、そして第２導電率形式の半導体が、Ｂｅでドーピン
グされる上記２８に記載の集積回路。
３０、狭帯域ギャップ半導体が、Ｉ ｎＧａＡｓＰであ
り、そして広帯域ギャップ半導体が、ＩｎＰである上記
２５に記載の集積回路。
り、そして広帯域ギャップ半導体が、ＩｎＰである上記
２５に記載の集積回路。
３１、シート電荷が、第２導電率形式の非常に高度にド
ーピングされた半導体の３０乃至６０オングストローム
厚の層である上記２５に記載の集積回路。
ーピングされた半導体の３０乃至６０オングストローム
厚の層である上記２５に記載の集積回路。
３２、高度にドーピングされた半導体が、広帯域ギャッ
プ半導体である上記３Ｉに記載の集積回路。
プ半導体である上記３Ｉに記載の集積回路。
３３、第２導電率形式の広帯域ギャップ半導体へのオー
ム接触が、第２導電率形式の広帯域ギャップ半導体にお
いて、第２導電率形式の重くドーピングされた狭帯域ギ
ャップ半導体の層と、重くドーピングされた狭帯域ギャ
ップ半導体において金属層とを含む上記２５に記載の集
積回路。
ム接触が、第２導電率形式の広帯域ギャップ半導体にお
いて、第２導電率形式の重くドーピングされた狭帯域ギ
ャップ半導体の層と、重くドーピングされた狭帯域ギャ
ップ半導体において金属層とを含む上記２５に記載の集
積回路。
３４、オーム接触の少なくとも幾つかが、金属層におい
て開口を有する上記３３にお載の集積回路。
て開口を有する上記３３にお載の集積回路。
３５、第１導電率形式の広帯域ギャップ半導体へのオー
ム接触が、第２導電率形式の広帯域ギャップ半導体と、
シート電荷と、第２導電率形式の狭帯域ギャップ半導体
とを通って、第１導電率形式の広帯域ギャップ半導体に
延びる凹部と、凹部における金属層とを含む上記２５に
記載の集積回路。
ム接触が、第２導電率形式の広帯域ギャップ半導体と、
シート電荷と、第２導電率形式の狭帯域ギャップ半導体
とを通って、第１導電率形式の広帯域ギャップ半導体に
延びる凹部と、凹部における金属層とを含む上記２５に
記載の集積回路。
３６、第１導電率形式の広帯域ギャップ半導体へのオー
ム接触が、第２導電率形式の広帯域ギャップ半導体と、
シート電荷と、第２導電率形式の狭帯域ギャップ半導体
と、第１導電率形式の広帯域ギャップ半導体とを通って
、第１導電率形式の狭帯域ギャップ半導体に延びる凹部
と、凹部における金属層とを含む上記２６に記載の集積
回路。
ム接触が、第２導電率形式の広帯域ギャップ半導体と、
シート電荷と、第２導電率形式の狭帯域ギャップ半導体
と、第１導電率形式の広帯域ギャップ半導体とを通って
、第１導電率形式の狭帯域ギャップ半導体に延びる凹部
と、凹部における金属層とを含む上記２６に記載の集積
回路。
３７、ＨＦＥＴデバイスが、他の特定の位置の少なくと
も幾つかにおいて位置するＨＦＥＴトランジスタ・デバ
イスを含む上記２５に記載の集積回路。
も幾つかにおいて位置するＨＦＥＴトランジスタ・デバ
イスを含む上記２５に記載の集積回路。
３８、ＨＦＥＴデバイスが、他の特定の位置の少なくと
も幾つかにおいて位置するＨＦＥＴＰＤ光検出デバイス
を含む上記２５に記載の集積回路。
も幾つかにおいて位置するＨＦＥＴＰＤ光検出デバイス
を含む上記２５に記載の集積回路。
３９、ＨＦＥＴＰＤデバイスの少なくとも幾つかが、開
口を提供されたゲート接点を有する上記３８に記載の集
積回路。
口を提供されたゲート接点を有する上記３８に記載の集
積回路。
４０、デバイスの少なくとも幾つかが、光導波管により
相互連結される上記２５に記載の集積回路。
相互連結される上記２５に記載の集積回路。
４１．集積回路の上面において保持された光導波管を含
み、該光導波管は、デバイスの少なくとも幾つかを光学
的に相互連結するために、ＤＯＥＳ及びＨＦＥＴデバイ
スの少なくとも幾つかに光学的に結合される上記４０に
記載の集積回路。
み、該光導波管は、デバイスの少なくとも幾つかを光学
的に相互連結するために、ＤＯＥＳ及びＨＦＥＴデバイ
スの少なくとも幾つかに光学的に結合される上記４０に
記載の集積回路。
第１〜６図は、製造における連続段階において、第１実
施態様係よるモノリシック集積回路の断面図。 第７図は、第１〜６図の集積回路の頂面図。 第８図は、第２実施態様によるモノリシック集積回路の
頂面図。 第９図は、第８図の切断線ｆｆ−ｆｆにおいて取られた
第９図の集積回路の断面図。 第１０図は、第３実施態様によるモノリシック集積回路
の断面図。 第１１図は、第１０図のモノリシック集積回路の平面図
。 第１２〜１４図は、製造における連続段階において、第
４実施態様によるモノリシック集積回路の断面図。 第１５図は、第５実施態様によるモノリシック集積回路
の断面図。 １０・・・基板 １２・・・凹部 Ｉ４・・・窒化シリコン層 １６・・・Ｎ十ＧａＡｓ層 １８＝・ＧａＡｌＡｓ層 ２０・・・Ｐ−ＧａＡｓ層 ２２・・・シート電荷層
施態様係よるモノリシック集積回路の断面図。 第７図は、第１〜６図の集積回路の頂面図。 第８図は、第２実施態様によるモノリシック集積回路の
頂面図。 第９図は、第８図の切断線ｆｆ−ｆｆにおいて取られた
第９図の集積回路の断面図。 第１０図は、第３実施態様によるモノリシック集積回路
の断面図。 第１１図は、第１０図のモノリシック集積回路の平面図
。 第１２〜１４図は、製造における連続段階において、第
４実施態様によるモノリシック集積回路の断面図。 第１５図は、第５実施態様によるモノリシック集積回路
の断面図。 １０・・・基板 １２・・・凹部 Ｉ４・・・窒化シリコン層 １６・・・Ｎ十ＧａＡｓ層 １８＝・ＧａＡｌＡｓ層 ２０・・・Ｐ−ＧａＡｓ層 ２２・・・シート電荷層
Claims (1)
- 【特許請求の範囲】 １、ＤＯＥＳデバイスとＨＦＥＴデバイスを具備したモ
ノリシック集積回路を作成するための方法において、 所定の位置において凹状にされた第１導電率形式の広帯
域ギャップ半導体の領域を有する半絶縁基板を形成し、
領域は、基板の表面において露出されることと、 基板の表面で第１導電率形式と反対の第２導電率形式を
有する狭帯域ギャップ半導体の層を形成することと、 狭帯域ギャップ半導体の層上に第１導電率形式のシート
電荷を形成することと、 シート電荷上に第２導電率形式の広帯域ギャップ半導体
の層を形成することと、 所定の位置においてＤＯＥＳデバイスを規定するために
、第２導電率形式の広帯域ギャップ半導体の層と、第１
導電率形式の広帯域ギャップ半導体の層とにオーム接触
を形成することと、他の所定の位置においてＨＦＥＴデ
バイスを形成することとを含むことを特徴とする方法。 ２、特定位置において凹状にされた第１導電率形式の広
帯域ギャップ半導体の領域を有する半絶縁基板と、 第１導電率形式と反対の第２導電率形式を有し、かつ広
帯域ギャップ半導体の領域に接触する基板における狭帯
域ギャップ半導体の層と、 狭帯域ギャップ半導体の層における第１導電率形式のシ
ート電荷と、 シート電荷における第２導電率形式の広帯域ギャップ半
導体の層と、 第２導電率形式の広帯域ギャップ半導体の層及び、第１
導電率形式の広帯域ギャップ半導体の層へのオーム接触
とを具備し、第１導電率形式の広帯域ギャップ半導体の
層は、特定位置におけるＤＯＥＳデバイスと、他の特定
位置において半導体層に形成されたＨＦＥＴデバイスと
を規定することを特徴とするモノリシック集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA562996 | 1988-03-30 | ||
| CA000562996A CA1281400C (en) | 1988-03-30 | 1988-03-30 | Monolithic integration of optoelectronic and electronic devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286358A true JPH01286358A (ja) | 1989-11-17 |
Family
ID=4137747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203689A Pending JPH01286358A (ja) | 1988-03-30 | 1989-03-27 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0335491A3 (ja) |
| JP (1) | JPH01286358A (ja) |
| CA (1) | CA1281400C (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719498A (en) * | 1984-05-18 | 1988-01-12 | Fujitsu Limited | Optoelectronic integrated circuit |
| DE3751243T2 (de) * | 1986-02-18 | 1995-08-31 | Toshiba Kawasaki Kk | Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung. |
| US4847665A (en) * | 1988-03-31 | 1989-07-11 | Northern Telecom Limited | Monolithic integration of optoelectronic and electronic devices |
-
1988
- 1988-03-30 CA CA000562996A patent/CA1281400C/en not_active Expired - Lifetime
-
1989
- 1989-02-16 EP EP19890301508 patent/EP0335491A3/en not_active Withdrawn
- 1989-03-27 JP JP7203689A patent/JPH01286358A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0335491A2 (en) | 1989-10-04 |
| CA1281400C (en) | 1991-03-12 |
| EP0335491A3 (en) | 1992-03-18 |
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