JPH0658972B2 - ラテラルｐ−ｉ−ｎヘテロ接合デバイス及びその形成方法 - Google Patents
ラテラルｐ−ｉ−ｎヘテロ接合デバイス及びその形成方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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Description
【０００１】
【産業上の利用分野】本発明は、一般的に、第 III−Ｖ
族のラテラル（横方向）注入ヘテロ構造デバイスに係
る。更に詳細には、本発明は、ドープされ自己整合され
た傾斜コンタクト拡散領域を有するラテラルｐ−ｉ−ｎ
光検出器に係るものである。これらの領域は反対の導電
型を有し、上方の２層によって形成された階段ヘテロ接
合を貫通する。また、本発明はその製造方法にも関す
る。
族のラテラル（横方向）注入ヘテロ構造デバイスに係
る。更に詳細には、本発明は、ドープされ自己整合され
た傾斜コンタクト拡散領域を有するラテラルｐ−ｉ−ｎ
光検出器に係るものである。これらの領域は反対の導電
型を有し、上方の２層によって形成された階段ヘテロ接
合を貫通する。また、本発明はその製造方法にも関す
る。
【０００２】
【従来の技術】多数及び少数キャリヤのラテラル注入ヘ
テロ構造デバイスでは、階段ヘテロ接合が維持された領
域と、組成が傾斜された領域とを有することが望まれ
る。これが有用なデバイスの例としては、光検出器やレ
ーザ等の光学デバイスと、金属−半導体電界効果トラン
ジスタ、ヘテロ構造の金属−半導体電界効果トランジス
タ及びヘテロ構造の電界効果トランジスタ等の電子デバ
イスとが挙げられる。このようなデバイスにおいて、キ
ャリヤがデバイス表面へ到達するのを妨げて漏れ電流を
低減することが所望される領域では、階段ヘテロ接合が
必要である。傾斜領域は、キャリヤの注入又は収集の何
れかが生じる必要のあるところ（一般には、ドープされ
たコンタクト拡散領域と対応される）で所望される。ド
ープされたコンタクト拡散領域で傾斜領域が所望される
のは、傾斜拡散領域によってキャリヤが効率よく収集又
は注入されるため、デバイスの速度を高めるからであ
る。このようなヘテロ構造デバイスに傾斜コンタクト拡
散領域を製造するために、拡散領域はタイプＩの第 III
−Ｖ族化合物半導体ヘテロ接合を貫通しなければならな
い。このヘテロ接合において、バンドギャップがより高
い第 III−Ｖ族化合物半導体は、バンドギャップがより
低い第 III−Ｖ族化合物半導体の対応する伝導帯及び価
電子帯よりも、高い伝導帯及び低い価電子帯を有する。
高キャリヤ寿命、小型サイズ及び高品質オーミックコン
タクト等、このようなデバイスの必要条件のため、イオ
ン注入法は、第 III−Ｖ族ヘテロ構造デバイスにコンタ
クト領域を形成するためには適切でない。更に、イオン
注入の後にアニーリングを行なう方法では、ヘテロ構造
の傾斜は得られない。
テロ構造デバイスでは、階段ヘテロ接合が維持された領
域と、組成が傾斜された領域とを有することが望まれ
る。これが有用なデバイスの例としては、光検出器やレ
ーザ等の光学デバイスと、金属−半導体電界効果トラン
ジスタ、ヘテロ構造の金属−半導体電界効果トランジス
タ及びヘテロ構造の電界効果トランジスタ等の電子デバ
イスとが挙げられる。このようなデバイスにおいて、キ
ャリヤがデバイス表面へ到達するのを妨げて漏れ電流を
低減することが所望される領域では、階段ヘテロ接合が
必要である。傾斜領域は、キャリヤの注入又は収集の何
れかが生じる必要のあるところ（一般には、ドープされ
たコンタクト拡散領域と対応される）で所望される。ド
ープされたコンタクト拡散領域で傾斜領域が所望される
のは、傾斜拡散領域によってキャリヤが効率よく収集又
は注入されるため、デバイスの速度を高めるからであ
る。このようなヘテロ構造デバイスに傾斜コンタクト拡
散領域を製造するために、拡散領域はタイプＩの第 III
−Ｖ族化合物半導体ヘテロ接合を貫通しなければならな
い。このヘテロ接合において、バンドギャップがより高
い第 III−Ｖ族化合物半導体は、バンドギャップがより
低い第 III−Ｖ族化合物半導体の対応する伝導帯及び価
電子帯よりも、高い伝導帯及び低い価電子帯を有する。
高キャリヤ寿命、小型サイズ及び高品質オーミックコン
タクト等、このようなデバイスの必要条件のため、イオ
ン注入法は、第 III−Ｖ族ヘテロ構造デバイスにコンタ
クト領域を形成するためには適切でない。更に、イオン
注入の後にアニーリングを行なう方法では、ヘテロ構造
の傾斜は得られない。
【０００３】第 III−Ｖ族化合物半導体に拡散領域を形
成するために使用可能な種々のオーミックコンタクトが
開発されている。例えば、米国特許第４、５９３、３０
７号は、ｎ型ガリウム・ヒ素へのモリブデン・ゲルマニ
ウム・コンタクトの形成に関するものである。米国特許
第４、５４０、４４６号は、ゲルマニウム薄膜内へｎ型
ドーパントをイオン注入した後、加熱工程でドーパント
をガリウム・ヒ素基板へ拡散させることによって形成さ
れたｎ型コンタクト拡散領域を示している。Tiwari, S.
らにる「ゲルマニウム化物被覆層を有するＮ−ＧａＡｓ
へのオーミックコンタクト（Ohmic Contacts to N-GaAs
with Germanide Overlayers）」という表題の文献（Te
ch. Dig. of IEDM, 115 （1983年12月））は、拡散ドー
パント不純物としてゲルマニウムを使用し、コンタクト
金属としてモリブデン・ゲルマニウムを使用する、ｎ−
ＧａＡｓへのオーミックコンタクトを示している。
成するために使用可能な種々のオーミックコンタクトが
開発されている。例えば、米国特許第４、５９３、３０
７号は、ｎ型ガリウム・ヒ素へのモリブデン・ゲルマニ
ウム・コンタクトの形成に関するものである。米国特許
第４、５４０、４４６号は、ゲルマニウム薄膜内へｎ型
ドーパントをイオン注入した後、加熱工程でドーパント
をガリウム・ヒ素基板へ拡散させることによって形成さ
れたｎ型コンタクト拡散領域を示している。Tiwari, S.
らにる「ゲルマニウム化物被覆層を有するＮ−ＧａＡｓ
へのオーミックコンタクト（Ohmic Contacts to N-GaAs
with Germanide Overlayers）」という表題の文献（Te
ch. Dig. of IEDM, 115 （1983年12月））は、拡散ドー
パント不純物としてゲルマニウムを使用し、コンタクト
金属としてモリブデン・ゲルマニウムを使用する、ｎ−
ＧａＡｓへのオーミックコンタクトを示している。
【０００４】米国特許第４、８４３、０３３号は、小さ
いバンドギャプの半導体材料層（ＧａＡｓ）がそれより
大きいバンドギャップの半導体材料層（ＡｌＧａＡｓ）
の上に形成された第 III−Ｖ族のヘテロ接合へ、亜鉛を
拡散させるための方法に関するものである。コンタクト
及びドーパント源としては、亜鉛タングステン・シリサ
イド（ＺｎＷＳｉ2 ）が使用される。高速の熱アニール
の間に、亜鉛は、ドープされたＧａＡｓの２層を介して
拡散し、ＡｌＧａＡｓのｎドープ層と接触する。広いバ
ンドギャップ材料のＡｌＧａＡｓは、狭いバンドギャッ
プ材料のＧａＡｓの下側にあるので、キャリヤは表面で
自由に結合する。
いバンドギャプの半導体材料層（ＧａＡｓ）がそれより
大きいバンドギャップの半導体材料層（ＡｌＧａＡｓ）
の上に形成された第 III−Ｖ族のヘテロ接合へ、亜鉛を
拡散させるための方法に関するものである。コンタクト
及びドーパント源としては、亜鉛タングステン・シリサ
イド（ＺｎＷＳｉ2 ）が使用される。高速の熱アニール
の間に、亜鉛は、ドープされたＧａＡｓの２層を介して
拡散し、ＡｌＧａＡｓのｎドープ層と接触する。広いバ
ンドギャップ材料のＡｌＧａＡｓは、狭いバンドギャッ
プ材料のＧａＡｓの下側にあるので、キャリヤは表面で
自由に結合する。
【０００５】
【発明が解決しようとする課題】従って、高いバンドギ
ャップの第 III−Ｖ族化合物半導体層が低いバンドギャ
ップの第 III−Ｖ化合物半導体層を被覆することによっ
て形成されたヘテロ接合を貫通する傾斜コンタクト拡散
領域を有するラテラル注入第 III−Ｖ族ヘテロ構造、及
びこのようなヘテロ構造を製造するための方法を開発す
る必要がある。
ャップの第 III−Ｖ族化合物半導体層が低いバンドギャ
ップの第 III−Ｖ化合物半導体層を被覆することによっ
て形成されたヘテロ接合を貫通する傾斜コンタクト拡散
領域を有するラテラル注入第 III−Ｖ族ヘテロ構造、及
びこのようなヘテロ構造を製造するための方法を開発す
る必要がある。
【０００６】
【課題を解決するための手段及び作用】本発明は、自己
整合された傾斜拡散領域を有するラテラル注入第 III−
Ｖ族ヘテロ構造、及びその製造方法に関するものであ
る。本発明の方法は、第 III−Ｖ族半導体化合物のドー
プされていない真性層（intrinsic layer ）を第 III−
Ｖ族化合物基板の上に形成することを含む。次に、真性
層の上に、真性層よりも広いバンドギャップエネルギを
有する第 III−Ｖ族半導体化合物の上部層が形成され
る。上部層及び真性層は、階段状のタイプＩのヘテロ接
合を形成する。両層は、分子線エピタキシ（ＭＢＥ）又
は金属−有機物化学蒸着法（ＭＯＣＶＤ）のような周知
のエピタキシャル技術によって形成することができる。
次に、３層の第III−Ｖ族ヘテロ構造の上に、窒化物層
が付着される。窒化物層は、第１のコンタクト領域を形
成するために、従来の技法によってパターン形成され
る。次に、第１の導電型のドーパントを含む第１のコン
タクト材料が、第１のコンタクト領域に付着される。そ
して、第２のコンタクト領域が、第１のコンタクト領域
を形成するのに使用されたのと同じ従来の技法によって
形成される。第２の導電型のドーパントを含む第２のコ
ンタクト材料が、第２のコンタクト領域に付着される。
次に、構造体を高速で熱アニール処理する。この処理の
間に、両方のドーパントは、上部層内へ同時に拡散し真
性層を貫通して、反対の導電型を有するドープされた傾
斜拡散領域を形成する。
整合された傾斜拡散領域を有するラテラル注入第 III−
Ｖ族ヘテロ構造、及びその製造方法に関するものであ
る。本発明の方法は、第 III−Ｖ族半導体化合物のドー
プされていない真性層（intrinsic layer ）を第 III−
Ｖ族化合物基板の上に形成することを含む。次に、真性
層の上に、真性層よりも広いバンドギャップエネルギを
有する第 III−Ｖ族半導体化合物の上部層が形成され
る。上部層及び真性層は、階段状のタイプＩのヘテロ接
合を形成する。両層は、分子線エピタキシ（ＭＢＥ）又
は金属−有機物化学蒸着法（ＭＯＣＶＤ）のような周知
のエピタキシャル技術によって形成することができる。
次に、３層の第III−Ｖ族ヘテロ構造の上に、窒化物層
が付着される。窒化物層は、第１のコンタクト領域を形
成するために、従来の技法によってパターン形成され
る。次に、第１の導電型のドーパントを含む第１のコン
タクト材料が、第１のコンタクト領域に付着される。そ
して、第２のコンタクト領域が、第１のコンタクト領域
を形成するのに使用されたのと同じ従来の技法によって
形成される。第２の導電型のドーパントを含む第２のコ
ンタクト材料が、第２のコンタクト領域に付着される。
次に、構造体を高速で熱アニール処理する。この処理の
間に、両方のドーパントは、上部層内へ同時に拡散し真
性層を貫通して、反対の導電型を有するドープされた傾
斜拡散領域を形成する。
【０００７】より低いバンドギャップの真性層の頂部に
より広いバンドギャップの上部層を使用することによっ
て、電子及び正孔双方の再結合が低減し、より大きい固
有電圧（built-in voltage）が得られる。これによっ
て、漏れ電流が小さくなる。拡散領域におけるヘテロ界
面の組成混合は、電子及び正孔が効率よく収集されるの
を可能にする。その結果、デバイスの応答が速くなり、
低バイアス条件でのバンド幅が大きくなり、大きいダイ
ナミックレンジで応答性が高くなり、従って、時間的応
答及び低周波数利得における長時定数テールが低減され
る。拡散の使用は、キャリヤ寿命を大きく維持するだけ
でなく、製造プロセスおける簡単化に対応する自己整合
構造をも考慮するものである。
より広いバンドギャップの上部層を使用することによっ
て、電子及び正孔双方の再結合が低減し、より大きい固
有電圧（built-in voltage）が得られる。これによっ
て、漏れ電流が小さくなる。拡散領域におけるヘテロ界
面の組成混合は、電子及び正孔が効率よく収集されるの
を可能にする。その結果、デバイスの応答が速くなり、
低バイアス条件でのバンド幅が大きくなり、大きいダイ
ナミックレンジで応答性が高くなり、従って、時間的応
答及び低周波数利得における長時定数テールが低減され
る。拡散の使用は、キャリヤ寿命を大きく維持するだけ
でなく、製造プロセスおける簡単化に対応する自己整合
構造をも考慮するものである。
【０００８】
【実施例】本発明によると、ラテラルｐ−ｉ−ｎ光検出
器は、自己整合の傾斜コンタクト拡散プロセスを用いて
形成される。図面を参照すると、図１〜図３は、本発明
のｐ−ｉ−ｎ光検出器の製造の種々のステップと関連し
て記載されている。本発明の方法はｐ−ｉ−ｎ光検出器
の形成と関連して説明されるが、本発明の特徴が、階段
ヘテロ界面が維持された領域とヘテロ界面が傾斜された
領域とを有することが所望される他のラテラル注入ヘテ
ロ構造体へも適用できることは理解されるべきである。
このようなラテラル注入ヘテロ構造体の例としては、レ
ーザ等の光学デバイスや、電界効果トランジスタ等の電
子デバイスがある。また、マスキング層に所望のパター
ンを形成するために行われるフォトレジスト材料の塗
布、露光及び現像に関する種々の従来プロセスは、ここ
では特に説明しないが当該技術においては周知のもので
あることも、当業者によって理解されるべきである。ま
た、本発明は、反応性イオンエッチングやプラズマエッ
チング等の公知のエッチング技法の使用も考えている。
更に、分子線エピタキシ（ＭＢＥ）、金属有機物化学蒸
着（ＭＯＣＶＤ）及びプラズマ強化ＣＶＤ（ＰＥＣＶ
Ｄ）等の付着技法の使用も考慮している。これらの付着
技法も当該技術においては公知のものであり、ここでは
特に説明しない。
器は、自己整合の傾斜コンタクト拡散プロセスを用いて
形成される。図面を参照すると、図１〜図３は、本発明
のｐ−ｉ−ｎ光検出器の製造の種々のステップと関連し
て記載されている。本発明の方法はｐ−ｉ−ｎ光検出器
の形成と関連して説明されるが、本発明の特徴が、階段
ヘテロ界面が維持された領域とヘテロ界面が傾斜された
領域とを有することが所望される他のラテラル注入ヘテ
ロ構造体へも適用できることは理解されるべきである。
このようなラテラル注入ヘテロ構造体の例としては、レ
ーザ等の光学デバイスや、電界効果トランジスタ等の電
子デバイスがある。また、マスキング層に所望のパター
ンを形成するために行われるフォトレジスト材料の塗
布、露光及び現像に関する種々の従来プロセスは、ここ
では特に説明しないが当該技術においては周知のもので
あることも、当業者によって理解されるべきである。ま
た、本発明は、反応性イオンエッチングやプラズマエッ
チング等の公知のエッチング技法の使用も考えている。
更に、分子線エピタキシ（ＭＢＥ）、金属有機物化学蒸
着（ＭＯＣＶＤ）及びプラズマ強化ＣＶＤ（ＰＥＣＶ
Ｄ）等の付着技法の使用も考慮している。これらの付着
技法も当該技術においては公知のものであり、ここでは
特に説明しない。
【０００９】さて図面に戻ると、図１には、本発明の方
法を適用することのできる第 III−Ｖ族ヘテロ構造体１
０の断面図が示されている。第１の第III−Ｖ族化合物
半導体である半絶縁基板１２が示されている。第２の第
III−Ｖ族半導体であるドープされていない真性層１４
は、基板１２と、第３の第 III−Ｖ族半導体化合物であ
るドープされていない上部層との間に挟まれている。層
１４及び１６は、ＭＢＥ又はＭＯＣＶＤの何れか、もし
くは他の公知のエピタキシャル技術によって成長させる
ことができる。真性層１４の厚さは１〜３μｍの範囲で
あり、上部層１６の厚さは２００〜５００オングストロ
ームの範囲である。本発明の１つの実施例では、基板１
２、真性層１４及び上部層１６は、それぞれ、ＧａＡ
ｓ、ＧａＡｓ及びＧａ0.7 Ａｌ0.3 Ａｓから成る。本発
明の他の実施例では、基板１２、真性層１４及び上部層
１６は、それぞれ、ＩｎＰ、Ｇａ0.48Ｉｎ0.52Ａｓ及び
Ａｌ 0.53Ｉｎ0.47Ａｓから成る。
法を適用することのできる第 III−Ｖ族ヘテロ構造体１
０の断面図が示されている。第１の第III−Ｖ族化合物
半導体である半絶縁基板１２が示されている。第２の第
III−Ｖ族半導体であるドープされていない真性層１４
は、基板１２と、第３の第 III−Ｖ族半導体化合物であ
るドープされていない上部層との間に挟まれている。層
１４及び１６は、ＭＢＥ又はＭＯＣＶＤの何れか、もし
くは他の公知のエピタキシャル技術によって成長させる
ことができる。真性層１４の厚さは１〜３μｍの範囲で
あり、上部層１６の厚さは２００〜５００オングストロ
ームの範囲である。本発明の１つの実施例では、基板１
２、真性層１４及び上部層１６は、それぞれ、ＧａＡ
ｓ、ＧａＡｓ及びＧａ0.7 Ａｌ0.3 Ａｓから成る。本発
明の他の実施例では、基板１２、真性層１４及び上部層
１６は、それぞれ、ＩｎＰ、Ｇａ0.48Ｉｎ0.52Ａｓ及び
Ａｌ 0.53Ｉｎ0.47Ａｓから成る。
【００１０】図２に示されるように、次のステップで
は、プラズマ強化化学蒸着法（ＰＥＣＶＤ）又は他の適
切な技法によって、上部層１６の上に窒化物層１８を付
着させる。層１８は、一般的に、５００〜２０００オン
グストロームの範囲の厚さを有する。層１８として適切
な窒化物は窒化シリコンである。
は、プラズマ強化化学蒸着法（ＰＥＣＶＤ）又は他の適
切な技法によって、上部層１６の上に窒化物層１８を付
着させる。層１８は、一般的に、５００〜２０００オン
グストロームの範囲の厚さを有する。層１８として適切
な窒化物は窒化シリコンである。
【００１１】次に、従来のフォトリソグラフィによるパ
ターニング及びマスキング技法を使用して、コンタクト
ライン２０を画定する。そして、反応性イオンエッチン
グ（ＲＩＥ）によって窒化物層１８をエッチングして、
コンタクトライン２０を形成する。次にスパッタリング
又は他の適切な技法によって、コンタクトライン２０に
第１のコンタクト材料２２を付着させる。その後、ライ
ン２０を画定するために使用されたパターン化フォトレ
ジストを取り除く。付着されたコンタクト材料２２の厚
さは、５００〜２５００オングストロームの範囲であ
る。第１のコンタクト材料には、第１の導電型のドーパ
ントとコンタクト金属とが含まれる。
ターニング及びマスキング技法を使用して、コンタクト
ライン２０を画定する。そして、反応性イオンエッチン
グ（ＲＩＥ）によって窒化物層１８をエッチングして、
コンタクトライン２０を形成する。次にスパッタリング
又は他の適切な技法によって、コンタクトライン２０に
第１のコンタクト材料２２を付着させる。その後、ライ
ン２０を画定するために使用されたパターン化フォトレ
ジストを取り除く。付着されたコンタクト材料２２の厚
さは、５００〜２５００オングストロームの範囲であ
る。第１のコンタクト材料には、第１の導電型のドーパ
ントとコンタクト金属とが含まれる。
【００１２】本発明の方法に従う次のステップでは、従
来のフォトリソグラフィによるパターニング及びマスキ
ング技法を使用して、コンタクトライン２６を画定す
る。先ずＲＩＥによって窒化物１８をエッチングして、
コンタクトライン２６を形成する。次に、スパッタリン
グ又は他の適切な技法によって、コンタクトライン２６
に第２のコンタクト材料２８を付着させる。そして、ラ
イン２６を画定するために使用されたパターン化フォト
レジストを取り除く。付着されたコンタクト材料２８の
厚さは、５００〜２５００オングストロームの範囲であ
る。第２のコンタクト材料には、第２の導電型のドーパ
ントと金属とが含まれる。
来のフォトリソグラフィによるパターニング及びマスキ
ング技法を使用して、コンタクトライン２６を画定す
る。先ずＲＩＥによって窒化物１８をエッチングして、
コンタクトライン２６を形成する。次に、スパッタリン
グ又は他の適切な技法によって、コンタクトライン２６
に第２のコンタクト材料２８を付着させる。そして、ラ
イン２６を画定するために使用されたパターン化フォト
レジストを取り除く。付着されたコンタクト材料２８の
厚さは、５００〜２５００オングストロームの範囲であ
る。第２のコンタクト材料には、第２の導電型のドーパ
ントと金属とが含まれる。
【００１３】本発明の上記実施例の何れかで使用するの
に適するコンタクト材料には、ＭｏＧｅ2 と、亜鉛濃度
が１％と５％の間であるＺｎドープされたタングステン
（Ｗ（Ｚｎ））とが含まれる。Ｗ（Ｚｎ）はｐ型コンタ
クト及びｐ型拡散領域を形成するために使用され、Ｍｏ
Ｇｅ2 はｎ型コンタクト及びｎ型拡散領域を形成するた
めに使用される。タングステン亜鉛シリサイド（ＷＺｎ
Ｓｉ2 ）もまた、適切なコンタクト材料である。
に適するコンタクト材料には、ＭｏＧｅ2 と、亜鉛濃度
が１％と５％の間であるＺｎドープされたタングステン
（Ｗ（Ｚｎ））とが含まれる。Ｗ（Ｚｎ）はｐ型コンタ
クト及びｐ型拡散領域を形成するために使用され、Ｍｏ
Ｇｅ2 はｎ型コンタクト及びｎ型拡散領域を形成するた
めに使用される。タングステン亜鉛シリサイド（ＷＺｎ
Ｓｉ2 ）もまた、適切なコンタクト材料である。
【００１４】次に、構造体を高速で熱アニール処理し
て、第１及び第２のコンタクト薄膜からドーパントの幾
らかをそれぞれ同時に拡散させ、ヘテロ接合３２を貫通
させて、それぞれ、拡散領域３４及び３６を形成する。
拡散領域は、前記ドーパントで高濃度にドープされ、そ
れぞれ反対の導電型を有する。第１及び第２のコンタク
ト材料としてＷ（Ｚｎ）及びＭｏＧｅ2 を使用すると、
ｐ＋拡散領域３４及びｎ＋拡散領域３６がそれぞれ得ら
れる。窒化物層１８は、アニーリングの間、拡散マスク
として使用される。高速の熱アニールは、６５０℃〜７
５０℃の範囲の温度において、１〜３００秒の範囲の時
間内で実行されなければならない。アニーリングは、７
００℃で３０秒間実行されるのが好ましい。
て、第１及び第２のコンタクト薄膜からドーパントの幾
らかをそれぞれ同時に拡散させ、ヘテロ接合３２を貫通
させて、それぞれ、拡散領域３４及び３６を形成する。
拡散領域は、前記ドーパントで高濃度にドープされ、そ
れぞれ反対の導電型を有する。第１及び第２のコンタク
ト材料としてＷ（Ｚｎ）及びＭｏＧｅ2 を使用すると、
ｐ＋拡散領域３４及びｎ＋拡散領域３６がそれぞれ得ら
れる。窒化物層１８は、アニーリングの間、拡散マスク
として使用される。高速の熱アニールは、６５０℃〜７
５０℃の範囲の温度において、１〜３００秒の範囲の時
間内で実行されなければならない。アニーリングは、７
００℃で３０秒間実行されるのが好ましい。
【００１５】Ｚｎ及びＧｅの拡散は第 III族の格子位置
（lattice sites ）を必要とするので、拡散領域３４及
び３６において、上部層１６と真性層１４との第 III−
Ｖ族化合物半導体の組成混合が生じる。この結果、拡散
領域３４及び３６では階段ヘテロ接合３２が取り除かれ
る。それ故、拡散領域３４及び３６は傾斜される。従っ
て、拡散領域３４及び３６における層１６と層１４との
層区別は不適切であり、単に、階段ヘテロ界面があった
ところを示すために、点線を使用している。
（lattice sites ）を必要とするので、拡散領域３４及
び３６において、上部層１６と真性層１４との第 III−
Ｖ族化合物半導体の組成混合が生じる。この結果、拡散
領域３４及び３６では階段ヘテロ接合３２が取り除かれ
る。それ故、拡散領域３４及び３６は傾斜される。従っ
て、拡散領域３４及び３６における層１６と層１４との
層区別は不適切であり、単に、階段ヘテロ界面があった
ところを示すために、点線を使用している。
【００１６】拡散領域３４及び３６がヘテロ接合３２を
貫通することを保証するために、拡散領域３４及び３６
の厚さは、上部層１６の厚さの２倍であるのが好まし
い。層１６の厚さは一般的に３００〜５００オングスト
ロームなので、拡散領域３４及び３６の厚さは、６００
〜１０００オングストロームの範囲である。傾斜拡散領
域３４と３６の間の間隔は、「フィンガー（fingers
）」とも呼ばれ、典型的には０．５〜１０μｍの範囲
である。拡散領域３４及び３６のドーピング濃度は、１
０18〜１０19 cm -3の範囲、又はそれより大きいのが一
般的である。
貫通することを保証するために、拡散領域３４及び３６
の厚さは、上部層１６の厚さの２倍であるのが好まし
い。層１６の厚さは一般的に３００〜５００オングスト
ロームなので、拡散領域３４及び３６の厚さは、６００
〜１０００オングストロームの範囲である。傾斜拡散領
域３４と３６の間の間隔は、「フィンガー（fingers
）」とも呼ばれ、典型的には０．５〜１０μｍの範囲
である。拡散領域３４及び３６のドーピング濃度は、１
０18〜１０19 cm -3の範囲、又はそれより大きいのが一
般的である。
【００１７】図４を参照すると、図３の光検出器の層１
４及び１６のエネルギバンド図が、拡散領域３４と３６
の間の領域において示されている。第２の第 III−Ｖ族
化合物半導体のバンド配列は、対応するバンドギャップ
だけ間隔が隔てられた伝導帯エッジ３８と価電子帯エッ
ジ４０とから成る。第３の第 III−Ｖ族化合物半導体の
バンド配列は、対応するバンドギャップだけ間隔が隔て
られた伝導帯エッジ４２と価電子帯エッジ４４とから成
る。第３の第 III−Ｖ族化合物半導体のバンドギャップ
エネルギは、第２の第 III−Ｖ化合物半導体のバンドギ
ャップエネルギよりも大きい。更に、これらの２つの層
の間のバンドアライメントは、タイプＩのアライメント
である。即ち、図４に示されるように、バンドギャップ
が小さい方の材料のバンドエッジ３８及び４０は、バン
ドギャップが大きい方の材料のバンドエッジ４２及び４
４の中に入っている。
４及び１６のエネルギバンド図が、拡散領域３４と３６
の間の領域において示されている。第２の第 III−Ｖ族
化合物半導体のバンド配列は、対応するバンドギャップ
だけ間隔が隔てられた伝導帯エッジ３８と価電子帯エッ
ジ４０とから成る。第３の第 III−Ｖ族化合物半導体の
バンド配列は、対応するバンドギャップだけ間隔が隔て
られた伝導帯エッジ４２と価電子帯エッジ４４とから成
る。第３の第 III−Ｖ族化合物半導体のバンドギャップ
エネルギは、第２の第 III−Ｖ化合物半導体のバンドギ
ャップエネルギよりも大きい。更に、これらの２つの層
の間のバンドアライメントは、タイプＩのアライメント
である。即ち、図４に示されるように、バンドギャップ
が小さい方の材料のバンドエッジ３８及び４０は、バン
ドギャップが大きい方の材料のバンドエッジ４２及び４
４の中に入っている。
【００１８】図５は、ｐ型ドーパントでドープされた傾
斜拡散領域３４のエネルギバンド図を示している。領域
３４は高濃度にｐドープされているので、この層の正孔
の高い伝導性によって、価電子帯４６が事実上平坦であ
ることが保証される。拡散領域３４での組成の混合のた
め、伝導帯４８は傾斜のある変化をしている。傾斜され
た拡散領域３４は、ｐ型拡散領域３４よって正孔が効率
よく収集されるのを可能にする。
斜拡散領域３４のエネルギバンド図を示している。領域
３４は高濃度にｐドープされているので、この層の正孔
の高い伝導性によって、価電子帯４６が事実上平坦であ
ることが保証される。拡散領域３４での組成の混合のた
め、伝導帯４８は傾斜のある変化をしている。傾斜され
た拡散領域３４は、ｐ型拡散領域３４よって正孔が効率
よく収集されるのを可能にする。
【００１９】同様に、図６は、ｎ型ドーパントでドープ
された傾斜拡散領域３６のエネルギバンド図を示す。領
域３６は高濃度にｎドープされているので、この層の高
い電子伝導性によって、伝導帯５０が事実上平坦である
ことが保証される。ｎ型拡散領域３６は傾斜されている
ので、価電子帯５２は傾斜のある変化をする。傾斜され
た拡散領域３６は、ｎ型拡散領域３６によって電子が効
率よく収集されるのを可能にする。
された傾斜拡散領域３６のエネルギバンド図を示す。領
域３６は高濃度にｎドープされているので、この層の高
い電子伝導性によって、伝導帯５０が事実上平坦である
ことが保証される。ｎ型拡散領域３６は傾斜されている
ので、価電子帯５２は傾斜のある変化をする。傾斜され
た拡散領域３６は、ｎ型拡散領域３６によって電子が効
率よく収集されるのを可能にする。
【００２０】図３のラテラルｐ−ｉ−ｎ光検出器は、図
７〜図１０で分析されている。分析した光検出器は、半
絶縁ＩｎＰ基板と、Ｇａ0.48Ｉｎ0.52Ａｓ真性層と、Ａ
ｌ0. 53Ｉｎ0.47Ａｓ上部層とを含むものである。ｐ型コ
ンタクト及び傾斜拡散領域としてはＷ（Ｚｎ）を使用
し、ｎ型コンタクト及び傾斜拡散領域としてはＭｏＧｅ
2 を使用した。
７〜図１０で分析されている。分析した光検出器は、半
絶縁ＩｎＰ基板と、Ｇａ0.48Ｉｎ0.52Ａｓ真性層と、Ａ
ｌ0. 53Ｉｎ0.47Ａｓ上部層とを含むものである。ｐ型コ
ンタクト及び傾斜拡散領域としてはＷ（Ｚｎ）を使用
し、ｎ型コンタクト及び傾斜拡散領域としてはＭｏＧｅ
2 を使用した。
【００２１】図７は、Ｇａ0.48Ｉｎ0.52Ａｓ光検出器の
電流対電圧特性を示している。図７からわかるように、
Ｇａ0.48Ｉｎ0.52Ａｓ光検出器は、逆漏れ電流が低い。
逆漏れ電流が低いのは、バンドギャップが小さい第 III
−Ｖ族半導体の上に広いバンドギャップの第 III−Ｖ族
半導体を使用して、キャリヤが表面で再結合するのを妨
げているためである。
電流対電圧特性を示している。図７からわかるように、
Ｇａ0.48Ｉｎ0.52Ａｓ光検出器は、逆漏れ電流が低い。
逆漏れ電流が低いのは、バンドギャップが小さい第 III
−Ｖ族半導体の上に広いバンドギャップの第 III−Ｖ族
半導体を使用して、キャリヤが表面で再結合するのを妨
げているためである。
【００２２】図８は、３Ｖ〜６Ｖバイアスに対して３１
ｐｓ〜３５ｐｓの間の範囲のＦＷＨＭを有する、Ｇａ
0.48Ｉｎ0.52Ａｓ光検出器の時間的応答を示すグラフで
ある。抽出されたバンド幅（ＢＷ）は、１８．０ＧＨｚ
を越えていた。拡散領域における組成混合のために長時
定数テールが短いことは、この図面から容易に理解する
ことができる。
ｐｓ〜３５ｐｓの間の範囲のＦＷＨＭを有する、Ｇａ
0.48Ｉｎ0.52Ａｓ光検出器の時間的応答を示すグラフで
ある。抽出されたバンド幅（ＢＷ）は、１８．０ＧＨｚ
を越えていた。拡散領域における組成混合のために長時
定数テールが短いことは、この図面から容易に理解する
ことができる。
【００２３】図９は、Ｇａ0.48Ｉｎ0.52Ａｓ光検出器の
バイアス依存のグラフである。バイアスの関数としての
直接的なバンド幅測定は、２つの異なるフィンガー間
隔、２μｍと４μｍについて実行した。電力レベルは１
００μＷで一定に保持した。この図面は、低バイアス条
件において、光検出器を広いバンド幅に渡って動作でき
ることを示している。これは、拡散領域における階段ヘ
テロ接合の組成の混合と、ｐ−ｉ−ｐ構造体のより大き
い組み込み電界との結果である。
バイアス依存のグラフである。バイアスの関数としての
直接的なバンド幅測定は、２つの異なるフィンガー間
隔、２μｍと４μｍについて実行した。電力レベルは１
００μＷで一定に保持した。この図面は、低バイアス条
件において、光検出器を広いバンド幅に渡って動作でき
ることを示している。これは、拡散領域における階段ヘ
テロ接合の組成の混合と、ｐ−ｉ−ｐ構造体のより大き
い組み込み電界との結果である。
【００２４】図１０は、２つの異なるバイアス電圧につ
いて、Ｇａ0.48Ｉｎ0.52Ａｓ光検出器の応答性を光強度
の関数として、ワット当りのアンペア数（Ａ／Ｗ）で示
すグラフである。傾斜された拡散領域は、図１０に示さ
れるように、大きいダイナミックレンジの応答性をもた
らす。特に、入力電力が−３５ｄＢｍＷ〜０ｄＢｍＷの
範囲では、応答性は変化しない。
いて、Ｇａ0.48Ｉｎ0.52Ａｓ光検出器の応答性を光強度
の関数として、ワット当りのアンペア数（Ａ／Ｗ）で示
すグラフである。傾斜された拡散領域は、図１０に示さ
れるように、大きいダイナミックレンジの応答性をもた
らす。特に、入力電力が−３５ｄＢｍＷ〜０ｄＢｍＷの
範囲では、応答性は変化しない。
【００２５】
【発明の効果】要約すると、本発明の結果、傾斜拡散領
域のために電子及び正孔が効率よく収集されるラテラル
ｐ−ｉ−ｎ光検出器が得られる。これによって、応答が
速くなり、時間的応答における長時定数が低減され、低
バイアス条件でのバンド幅が大きくなり、大きいダイナ
ミックレンジにわたって応答性が高くなる。更に、より
高いバンドギャプの第 III−Ｖ族化合物半導体をより低
いバンドギャップの第 III−Ｖ族化合物半導体の上に配
置させて使用することによって、キャリヤへの有効な障
壁として働くことによってキャリヤの再結合が妨げら
れ、固有電圧をより大きくする。この結果、漏れ電流が
小さくなる。本発明の光検出器における輸送は、マイク
ロ秒より長い寿命を有するバルク効果によって支配され
る。Ｇａ0.48Ｉｎ0.52Ａｓ光検出器では、１８ＧＨｚよ
り大きいバンド幅が得られた。３Ｖ〜５Ｖの範囲のバイ
アス電圧では、バンド幅は５ＧＨｚよりも十分大きい。
これらの電圧は、デジタル回路の電源電圧と一致する。
更に、本発明によって形成される光検出器は、ヘテロ構
造ベースのＦＥＴテクノロジーと矛盾のない材料構造を
利用するので、成長を余分なものとする。
域のために電子及び正孔が効率よく収集されるラテラル
ｐ−ｉ−ｎ光検出器が得られる。これによって、応答が
速くなり、時間的応答における長時定数が低減され、低
バイアス条件でのバンド幅が大きくなり、大きいダイナ
ミックレンジにわたって応答性が高くなる。更に、より
高いバンドギャプの第 III−Ｖ族化合物半導体をより低
いバンドギャップの第 III−Ｖ族化合物半導体の上に配
置させて使用することによって、キャリヤへの有効な障
壁として働くことによってキャリヤの再結合が妨げら
れ、固有電圧をより大きくする。この結果、漏れ電流が
小さくなる。本発明の光検出器における輸送は、マイク
ロ秒より長い寿命を有するバルク効果によって支配され
る。Ｇａ0.48Ｉｎ0.52Ａｓ光検出器では、１８ＧＨｚよ
り大きいバンド幅が得られた。３Ｖ〜５Ｖの範囲のバイ
アス電圧では、バンド幅は５ＧＨｚよりも十分大きい。
これらの電圧は、デジタル回路の電源電圧と一致する。
更に、本発明によって形成される光検出器は、ヘテロ構
造ベースのＦＥＴテクノロジーと矛盾のない材料構造を
利用するので、成長を余分なものとする。
【図１】本発明の方法に従う、本発明の第 III−Ｖ族ラ
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図である。
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図である。
【図２】本発明の方法に従う、本発明の第 III−Ｖ族ラ
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図であり、図１に連続する段階を示す。
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図であり、図１に連続する段階を示す。
【図３】本発明の方法に従う、本発明の第 III−Ｖ族ラ
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図であり、図２に連続する段階を示す。
テラルｐ−ｉ−ｎヘテロ接合構造の製造を開示する断面
図であり、図２に連続する段階を示す。
【図４】拡散が生じていない領域における図３の構造の
エネルギバンド図である。
エネルギバンド図である。
【図５】ｐ型ドーパントでドープされた図３の拡散領域
のエネルギバンド図である。
のエネルギバンド図である。
【図６】ｎ型ドーパントでドープされた図３の拡散領域
のエネルギバンド図である。
のエネルギバンド図である。
【図７】基板、真性層及び上部層が、それぞれ、Ｉｎ
Ｐ、Ｇａ0.48Ｉｎ0.52Ａｓ及びＡｌ0.53Ｉｎ0.47Ａｓか
ら成る図３の光検出器の電流対電圧特性を示すグラフで
ある。
Ｐ、Ｇａ0.48Ｉｎ0.52Ａｓ及びＡｌ0.53Ｉｎ0.47Ａｓか
ら成る図３の光検出器の電流対電圧特性を示すグラフで
ある。
【図８】図７のＧａ0.48Ｉｎ0.52Ａｓ光検出器の時間的
応答を示すグラフである。
応答を示すグラフである。
【図９】図７のＧａ0.48Ｉｎ0.52Ａｓ光検出器のバイア
ス依存性を示すグラフである。
ス依存性を示すグラフである。
【図１０】２種の印加電圧において、図７のＧａ0.48Ｉ
ｎ0.52Ａｓ光検出器の応答性を示すグラフである。
ｎ0.52Ａｓ光検出器の応答性を示すグラフである。
１０ 第 III−Ｖ族のヘテロ構造体 １２ 基板 １４ 真性層 １６ 上部層 １８ 窒化物層 ２０、２６ コンタクトライン ２２、２８ コンタクト材料 ３２ ヘテロ接合 ３４ ｐ＋拡散領域 ３６ ｎ＋拡散領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク サムソン ミルシュテイン アメリカ合衆国10562、ニューヨーク州オ ッシニング、ウォルデン ロード 38アン ドアハーフ、アパートメント シー−１− ３ (72)発明者 マイケル アルバート ティシュラー アメリカ合衆国10520、ニューヨーク州ク ロトン−オン−ハドソン、スィーニック ドライヴ、アンバーランズ、アパートメン ト 22エイチ (72)発明者 サンディップ ティワリ アメリカ合衆国10562、ニューヨーク州オ ッシニング、パインズブリッジ ロード 791 (72)発明者 スティーヴン ロレンツ ライト アメリカ合衆国10566、ニューヨーク州ピ ークスキル、サウス ヒル ロード、ボッ クス 218、アールディー １
Claims (10)
- 【請求項１】 第１の第 III−Ｖ族化合物半導体材料の
基板と、 前記基板上に形成され、第１のバンドギャップエネルギ
を有する第２の第 III−Ｖ族化合物半導体材料のドープ
されていない真性層と、 前記真性層上に形成され、前記第１のバンドギャップエ
ネルギよりも大きい第２のバンドギャップエネルギを有
する第３の第 III−Ｖ族化合物半導体材料のドープされ
ていない上部層であって、前記真性層とヘテロ接合を形
成する上部層と、 前記上部層の表面に間隔が隔てられた関係で配置された
第１及び第２のコンタクト材料と、 前記第１のコンタクト材料の下側表面から延出する第１
の導電型でドープされた第１の傾斜コンタクト拡散領域
であって、その一部は前記ヘテロ接合を貫通して前記真
性層内へ延出する第１の傾斜コンタクト拡散領域と、 前記第２のコンタクト材料の下側表面から延出する第２
の導電型でドープされた第２の傾斜コンタクト拡散領域
であって、その一部は前記ヘテロ接合を貫通して前記真
性層内へ延出する第２の傾斜コンタクト拡散領域と、 を含むラテラルｐ−ｉ−ｎヘテロ接合デバイス。 - 【請求項２】 前記基板は、ＧａＡｓ及びＩｎＰのうち
の１つである請求項１記載のラテラルｐ−ｉ−ｎヘテロ
接合デバイス。 - 【請求項３】 前記第１のコンタクト材料は、Ｗ（Ｚ
ｎ）及びＺｎＷＳｉ2から成るグループから選択され、
前記第２のコンタクト材料はＭｏＧｅ2 である請求項１
記載のラテラルｐ−ｉ−ｎヘテロ接合デバイス。 - 【請求項４】 自己整合された傾斜コンタクト拡散のラ
テラルｐ−ｉ−ｎヘテロ接合デバイスを形成するための
方法であって、 第１の第 III−Ｖ族化合物半導体材料の基板を提供し、
前記基板の上に、第１のバンドギャップエネルギを有す
る第２の第 III−Ｖ族化合物半導体材料の真性層を形成
するステップと、 前記真性層の上に、前記第１のバンドギャップエネルギ
よりも大きい第２のバンドギャップエネルギを有する第
３の第 III−Ｖ族化合物半導体の上部層を形成するステ
ップであって、前記上部層は前記真性層とヘテロ接合を
形成するステップと、 前記上部層の上に、間隔が隔てられた関係で第１及び第
２のコンタクト材料を付着させるステップであって、前
記第１のコンタクト材料は第１の導電型のドーパントを
有し、前記第２のコンタクト材料は第２の導電型のドー
パントを有するステップと、 前記ドーパントのいくらかを前記真性層内へ同時に拡散
させ、前記ヘテロ接合を貫通させることによって、第１
及び第２の傾斜コンタクト拡散領域を形成するステップ
であって、前記第１及び第２の傾斜コンタクト拡散領域
は前記第１及び第２の導電型でそれぞれドープされてい
るステップと、 を含むラテラルｐ−ｉ−ｎヘテロ接合デバイスの形成方
法。 - 【請求項５】 第１及び第２のコンタクト材料を付着さ
せる前記ステップは、前記上部層の上に窒化物層を付着
させて、前記窒化物層に、前記間隔が隔てられた関係で
第１及び第２のコンタクト領域を形成することを含む請
求項４記載のラテラルｐ−ｉ−ｎヘテロ接合デバイスの
形成方法。 - 【請求項６】 前記真性層及び前記上部層はＭＢＥ又は
ＭＯＣＶＤによって形成され、前記窒化物層はＰＥＣＶ
Ｄによって付着され、前記第１及び第２のコンタクト材
料はスパッタリングによって付着される請求項４記載の
ラテラルｐ−ｉ−ｎヘテロ接合デバイスの形成方法。 - 【請求項７】 前記第１及び第２の傾斜コンタクト拡散
領域は、６５０℃乃至７５０℃の範囲の温度で、１秒乃
至３００秒間、高速で熱アニールを行うことよって形成
される請求項４記載のラテラルｐ−ｉ−ｎヘテロ接合デ
バイスの形成方法。 - 【請求項８】 前記基板はＧａＡｓであり、前記真性層
はＧａＡｓであり、前記上部層はＧａ0.7 Ａｌ0.3 Ａｓ
である請求項４記載のラテラルｐ−ｉ−ｎヘテロ接合デ
バイスの形成方法。 - 【請求項９】 前記基板はＩｎＰであり、前記真性層は
Ｇａ0.48Ｉｎ0.52Ａｓであり、前記上部層はＡｌ0.53Ｉ
ｎ0.47Ａｓである請求項４記載のラテラルｐ−ｉ−ｎヘ
テロ接合デバイスの形成方法。 - 【請求項１０】 前記第１のコンタクト材料は、Ｗ（Ｚ
ｎ）及びＺｎＷＳｉ 2 から成るグループから選択され、
前記第２のコンタクト材料はＭｏＧｅ2 である請求項４
記載のラテラルｐ−ｉ−ｎヘテロ接合デバイスの形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US725589 | 1991-07-03 | ||
| US07/725,589 US5162891A (en) | 1991-07-03 | 1991-07-03 | Group III-V heterostructure devices having self-aligned graded contact diffusion regions and method for fabricating same |
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| Publication Number | Publication Date |
|---|---|
| JPH05160427A JPH05160427A (ja) | 1993-06-25 |
| JPH0658972B2 true JPH0658972B2 (ja) | 1994-08-03 |
Family
ID=24915168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141842A Expired - Fee Related JPH0658972B2 (ja) | 1991-07-03 | 1992-06-03 | ラテラルｐ−ｉ−ｎヘテロ接合デバイス及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162891A (ja) |
| JP (1) | JPH0658972B2 (ja) |
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-
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-
1992
- 1992-06-03 JP JP4141842A patent/JPH0658972B2/ja not_active Expired - Fee Related
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| JPH05160427A (ja) | 1993-06-25 |
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