JPH01281553A - Channel control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
チャネル制御装置における入出力処理において、データ
チェイン舟示がある場合のチャネル制御方式に関し、
ディスク装置のようにデータ転送の待ちが許されない場
合におけるチャネル制御装置でのデータチェイン処理を
高速化することを目的とし、チャネル制御装置において
、中央処理装置（ｃｐυ）からの入出力命令に従ってデ
ータ転送を開始する前に、主記憶装置（ＭＳ）上に設定
されている一連のチャネルコマンド語（ＣＣＷ）を検索
して、データチェインの有無を調べ、該データチェイン
の指示を検出した時には、特定の個数の範囲で、該デー
タチェイン処理で必要となる、各コマンド毎のデータア
ドレス（０＾Ｄ）と、バイトカウント（ＢＣ）をダイレ
クトメモリアクセステーブル（ＤＭＡテーブル）として
、チャネル制濯装置内に格納しておき、上記データチェ
イン処理の際には、該チャネル制御装置内の上記ダイレ
クトメモリアクセス（Ｄ？ｌＡ）テーブルの情報に基づ
いて該データチェイン処理を行うように構成する。[Detailed Description of the Invention] [Summary] Regarding a channel control method when there is a data chain transfer in input/output processing in a channel control device, the present invention relates to a channel control method in a case where waiting for data transfer is not allowed, such as in a disk device. In order to speed up the data chain processing of A series of channel command words (CCWs) are searched to check the presence or absence of a data chain, and when an instruction for the data chain is detected, each command required for the data chain processing is The data address (0^D) and byte count (BC) are stored in the channel control device as a direct memory access table (DMA table). The data chain processing is performed based on the information in the direct memory access (D?lA) table.
本発明は、チャネルｉｆｆ ＷｖｔＫにおける入出力処
理において、データチェイン指示がある場合のチャネル
制御方式に関する。The present invention relates to a channel control method when there is a data chain instruction in input/output processing in channel if WvtK.
最近のディスク装置のハードウェア技術の進歩に伴って
、該ディスク装置の高速化が図られている。With recent advances in hardware technology for disk devices, efforts have been made to increase the speed of the disk devices.
従って、該ディスク装置に対する入出力命令を実行する
際に必要となる、一連のチャネルコマンド語（ＣＣＩＩ
）にデータチェインの指示があると、該チエインされて
いるチャネルコマンド語（ＣＣＷ）を主記憶装置（ＭＳ
）からチャネル制御装置に取り込んでいる間に、該ディ
スク装置においてオーバランが発生する危険があり、該
オーバランが起こると、該ディスク装置との間の入出力
動作の性能の低下が著しいことから、該オーバランの発
生の少なくなるチャネル制御方式が必要とされる。Therefore, a series of channel command words (CCII
), the chained channel command word (CCW) is stored in the main memory (MS).
), there is a risk that an overrun will occur in the disk device, and if such an overrun occurs, the performance of input/output operations with the disk device will be significantly degraded. What is needed is a channel control scheme that reduces the occurrence of overruns.
〔従来の技術と発明が解決しようとする課題〕第２図は
従来のチャネル制御方式を説明する図であって、（ａ）
はシステム構成の例を示し、（ｂ）はデータチェイン処
理の概念を示している。[Prior art and problems to be solved by the invention] FIG. 2 is a diagram illustrating a conventional channel control system, in which (a)
shows an example of a system configuration, and (b) shows the concept of data chain processing.
先ず、（ａ）図に示した中央処理装置（ＣＰＵ） １が
入出力命令（５１０）を発行すると、例えば、マイクロ
プロセッサ−（ＭＰＵ） ２１が制御プログラム２２１
を実行して、チャネル制御袋１２が主記憶装置（ＭＳ）
３からチャネルコマンド語（ＣＣＩＩ） ３Ｉを読み取
り、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ
） ２３を起動することで、該コマンド３１が指示する
入出力処理を、主記憶装置（ＭＳ） ３と入出力装置４
との間で行う。First, (a) When the central processing unit (CPU) 1 shown in the figure issues an input/output command (510), for example, the microprocessor (MPU) 21
is executed, and the channel control bag 12 is stored in the main memory (MS).
Reads channel command word (CCII) 3I from 3 and direct memory access controller (DMAC
) 23, the input/output processing instructed by the command 31 is performed on the main memory (MS) 3 and the input/output device 4.
It is done between.
この場合、（ｂ）図に示したように、該入出力装置４に
対するリード、ライトデータが主記憶装置（ＭＳ） ３
上の不連続領域（Ａ、Ｂ、Ｃ，・−）に割り付けられる
ことがある。In this case, as shown in figure (b), the read and write data for the input/output device 4 is stored in the main memory (MS)
It may be allocated to the discontinuous areas (A, B, C, . . . ) above.
このときには、チャネルコマンド語（ＣＣＷ） ３１の
データチェインフラグ（ＣＤＦ）を用いて、例えば、リ
ードの場合、入出力装置４の一連のデータを主記憶装置
（？ｌＳ） ３上の異なるアドレスにリードする制御を
行う。At this time, using the data chain flag (CDF) of the channel command word (CCW) 31, for example, in the case of a read, a series of data from the input/output device 4 is read to a different address on the main storage device (?lS) 3. control.
具体的には、チャネル制御装置２は、１つのチャネルコ
マンド語（ＣＩＪ） ３１に対するデータ転送を終了し
た時に、該コマンド語３１のデータチェインフラグ（Ｃ
ＤＦ）を判定し、該フラグが°オン”であることを認識
すると、次のチャネルコマンド語（ＣＣＷ） ３１を主
記憶装置（ＭＳ） ３からフェッチして、上記ダイレク
トメモリアクセスコントローラ（ＤＭＡＣ）２３に対す
るデータアドレスを切り替えるように動作する。Specifically, when the channel control device 2 completes data transfer for one channel command word (CIJ) 31, the channel control device 2 sets the data chain flag (C
DF) and recognizes that the flag is "ON", the next channel command word (CCW) 31 is fetched from the main memory (MS) 3 and the direct memory access controller (DMAC) 23 It operates to switch the data address for.
該チャネルコマンド語（ＣＣＷ） ３１も、（ｂ）図に
示されているように、連続して設定されているとは限ら
ず、不達ＴＩＥ Ｅｌ域に設定されていることがあり、
この場合には、更に、トランスファインチャネルコマン
ド（Ｔｉｃ）をフェッチし、該コマンドを実行して次の
チャネルコマンド語（ＣＣＷ） ３１をフェッチする必
要があり、この間データ転送が中断する可能性がある。The channel command word (CCW) 31 is also not necessarily set consecutively, as shown in the figure (b), but may be set in the unreachable TIE El area.
In this case, it is also necessary to fetch the transfine channel command (Tic), execute the command, and fetch the next channel command word (CCW) 31, and data transfer may be interrupted during this time. .
特に、高速のディスク装置の場合には、該データ転送の
中断時にオーバランを起こし、データ転送効率が著しく
低下するという問題があった。In particular, in the case of high-speed disk devices, there is a problem in that an overrun occurs when the data transfer is interrupted, resulting in a significant drop in data transfer efficiency.
本発明は上記従来の欠点に鑑み、チャネル制御装置にお
ける入出力処理において、データチェイン指示があると
き、ディスク装置のようにデータ転送の待ちが許されな
い場合におけるチャネル制御装置での該データチェイン
処理を高速化するチャネル制御方式を提供することを目
的とするものである。In view of the above-mentioned conventional drawbacks, the present invention improves the data chain processing in the channel control device when there is a data chain instruction in input/output processing in the channel control device when waiting for data transfer is not allowed, such as in a disk device. The purpose is to provide a channel control method that increases speed.
上記の問題点は下記の如くに構成されたチャネル制御方
式によって解決される。The above problems are solved by a channel control method configured as follows.
チャネル制御装置において、中央処理装置（ＣＰＵ）か
らの入出力命令に従ってデータ転送を開始する前に、主
記憶装置（？ＩＳ）上に設定されている一連のチャネル
コマンド語（ＣＣＷ）を検索して、デ−タチェインの有
無を調べ、
該データチェインの指示を検出した時には、特定の個数
の範囲で、該データチェイン処理で必要となる、各コマ
ンド毎のデータアドレス（ＤＡＤ） と。In the channel control device, before starting data transfer according to input/output commands from the central processing unit (CPU), it searches for a series of channel command words (CCW) set on the main storage (?IS). , the presence or absence of a data chain is checked, and when an instruction for the data chain is detected, the data address (DAD) for each command required for the data chain processing is determined within a specific number range.
バイトカウント（ＢＣ）をダイレクトメモリアクセステ
ーブル（ＤＭＡテーブル）として、チャネル制御装置内
に格納しておき、
上記データチェイン処理の際には、該チャネル制御装置
内の上記ダイレクトメモリアクセステーブル（ＤＭＡテ
ーブル）の情報に基づいて該データチェイン処理を行う
ように構成する。The byte count (BC) is stored as a direct memory access table (DMA table) in the channel control device, and during the data chain processing, the direct memory access table (DMA table) in the channel control device is stored. The configuration is such that the data chain processing is performed based on the information.
即ち、本発明によれば、チャネル制御装置において、入
出力処理を開始する前に、主記憶装置儲Ｓ）上のチャネ
ルコマンド語（ＣＣＷ）を検索し、データチェインフラ
グ（ＣＤＰ）がある場合には、該データチェインに関す
る情報、即ち、主記憶装置（ＭＳ）上のデータアドレス
（ＤＡＤ） と、バイトカウント（ＢＣ）情報を、ダイ
レクトメモリアクセステーブル（ＤＭＡテーブル）とし
て該チャネル制御装置内のメモリに格納しておく。That is, according to the present invention, in the channel control device, before starting input/output processing, the channel command word (CCW) on the main storage device S) is searched, and if the data chain flag (CDP) is present, The information regarding the data chain, that is, the data address (DAD) and byte count (BC) information on the main memory (MS), is stored in the memory in the channel control device as a direct memory access table (DMA table). Store it.
本発明の場合、このテーブル領域は、通常のコマンド処
理で考えられるデータチェインコマンドの個数、例えば
、８〜１６語程度だけ用意する。In the case of the present invention, this table area is prepared for the number of data chain commands that can be considered in normal command processing, for example, about 8 to 16 words.
このように、データチェイン処理のテーブル情報の個数
を特定の個数に限定することにより、該テーブルに必要
となるメモリ容量が膨大となることを回避できる。In this way, by limiting the number of table information for data chain processing to a specific number, it is possible to avoid an enormous memory capacity required for the table.
そして、ソフトウェアが用意したチャネルコマンド語（
ＣＣＷ）のデータチェインフラグ（ＣＤＦ）の数が用意
した上記テーブルの個数より多い場合には、該テーブル
に格納できなかったチャネルコマンド語（ＣＣＷ）につ
いては、通常のデータチェイン処理と同様に、主記憶装
置（ＭＳ）上からフェッチしてデータチェイン処理を行
うようにする。Then, the channel command word prepared by the software (
If the number of data chain flags (CDF) for CCW) is greater than the number in the table above, the channel command words (CCW) that could not be stored in the table will be stored in the main data chain as in normal data chain processing. The data is fetched from the storage device (MS) and data chain processing is performed.
この場合、該データチェイン処理の速度は遅くなるが、
その頻度は余り多くないので、殆ど問題になることはな
い。In this case, the speed of the data chain processing will be slow, but
It doesn't happen very often, so it's rarely a problem.
従って、本発明においては、データチェイン処理の殆ど
は、チャネル制御装置内に格納されているダイレクトメ
モリアクセステーブル（ＤＭＡテーブル）の情報により
、主記憶装置（ＭＳ）をフェッチすることなく実行され
るので、高速のディスク装置においてもオーバランを起
こすことが少なくなるという効果がある。Therefore, in the present invention, most of the data chain processing is executed without fetching the main memory (MS) based on the information in the direct memory access table (DMA table) stored in the channel control device. This has the effect that overruns are less likely to occur even in high-speed disk devices.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を示した図であって、（ａ）
はシステム構成の例を示し、（ｂ）はデータチェイン処
理の概念を示し、（ｃ）はデータチェイン処理の動作フ
ローを示しており、（ｂ）図、（α）図に示したチャネ
ル制御装置２内のメモリ２２に設けられている有限容量
のダイレクトメモリアクセステーブル（ＤＭＡテーブル
）２２０が本発明を実施するのに必要な手段である。尚
、全図を通して同じ符号は同じ対象物を示している。FIG. 1 is a diagram showing an embodiment of the present invention, (a)
shows an example of the system configuration, (b) shows the concept of data chain processing, (c) shows the operation flow of data chain processing, and the channel control device shown in Figs. (b) and (α) A finite capacity direct memory access table (DMA table) 220 provided in the memory 22 in the second embodiment is a necessary means for implementing the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
以下、第１図によって、本発明のチャネル制御方式を説
明する。Hereinafter, the channel control method of the present invention will be explained with reference to FIG.
本発明を実施しても、中央処理装置（ＣＰｔｌ） １が
発行した入出力命令（ＳｒＯ）による入出力処理の基本
的な動作は特に変わることはないので省略し、ここでは
、チャネル制御装置２が中央処理装置（ＣＰｕ）■から
送られてきた入出力命令（ＳＩＯ）の指示によりデータ
チェイン処理を行う場合の動作を中心にして説明する。Even if the present invention is implemented, the basic operation of input/output processing by the input/output command (SrO) issued by the central processing unit (CPtl) 1 will not change in particular, so it will be omitted here. The following will focus on the operation when data chain processing is performed in response to an input/output instruction (SIO) sent from the central processing unit (CPu).
先ず、該入出力命令（３１０）によりチャネル制御装置
２のマイクロプロセッサ−（ＭＰＵ） ２１が制？■プ
ログラム２２１を実行し、該入出力命令（Ｓ１０）が指
示するデータ転送を開始する前に、中央処理装置（ＣＰ
ＩＩ） １が実行するソフトウェアにより用意されてい
るチャネルコマンド語（ＣＣＷ）の列３１を検索し、デ
ータチェインフラグ（ＣＤＦ）があると、該データチェ
インフラグ（ＣＤＦ）で連続しているチャネルコマンド
語（ＣＣＩ４） ３１を読み取り、データチェイン処理
に必要な情報（データアドレス（ＤＡＤ） 、バイトカ
ウント（ＢＣ） ｌをダイレクトメモリアクセステーブ
ル（ＤＭＡテーブル）２２０として、該チャネル制御装
置２内のメモリ２２上に設定しておく。First, the microprocessor (MPU) 21 of the channel control device 2 is controlled by the input/output command (310). ■Before executing the program 221 and starting the data transfer instructed by the input/output instruction (S10), the central processing unit (CP)
II) Search column 31 of channel command words (CCW) prepared by the software executed by 1, and if there is a data chain flag (CDF), search for consecutive channel command words in the data chain flag (CDF). (CCI4) 31 is read and information necessary for data chain processing (data address (DAD), byte count (BC) l is stored as a direct memory access table (DMA table) 220 on the memory 22 in the channel control device 2. Set it.
そして、本発明の場合、このテーブル２２０は通常のデ
ータチェイン処理で考えられるデータチェインフラグ（
ＣＤＦ）の個数、例えば、８〜１６個分だけ用意する。In the case of the present invention, this table 220 contains data chain flags (
Prepare the number of CDFs, for example, 8 to 16.
データチェイン処理は１つのチャネルコマンド語（ＣＣ
Ｗ）に対するデータ転送を終了した時点で行われるが、
本発明においては、該１つのチャネルコマンド語（ＣＣ
Ｗ）に対するデータ転送を終了した時、上記チャネル制
御装置２内のメモリ２２に設定されている上記Ｄ？ＩＡ
テーブル２２０を検索し、データチェインの処理に必要
な情報があった場合には、該情報に基づいて、新たにデ
ータアドレス（ＯＡＤ）、バイトカウント（ＢＣ）をダ
イレクトメモリアクセスコントローラ（ＤＭＡＣ） ２
３にセットし、データ転送を行う。Data chain processing consists of one channel command word (CC
This is done when the data transfer for W) is completed,
In the present invention, the one channel command word (CC
When the data transfer for W) is completed, the D? IA
When the table 220 is searched and information necessary for data chain processing is found, the data address (OAD) and byte count (BC) are newly set by the direct memory access controller (DMAC) 2 based on the information.
Set to 3 and perform data transfer.
従って、従来方式のように、主記憶装置（ＭＳ） ３よ
り該チエインされたチャネルコマン゛ド語（ＣＣＷ）３
１をフェッチする必要がない為、高速なデータチェイン
処理を行うことができる。Therefore, as in the conventional system, the chained channel command word (CCW) 3 is stored in the main memory (MS) 3.
Since there is no need to fetch 1, high-speed data chain processing can be performed.
若し、データチェインフラグ（ＤＣＦ）の個数が、の容
量より多い場合には、マイクロプロセッサ−（？１ＰＵ
） ２１は主記憶装置（ＭＳ） ３内のチャネルコマン
ド語（ＣＣＷ） ３１をフェッチするように機能する。If the number of data chain flags (DCF) is greater than the capacity of the microprocessor (?1PU
) 21 functions to fetch the channel command word (CCW) 31 in the main memory (MS) 3.
（（Ｃ）の動作フロー参照）
本発明を実施してデータチャネル処理を行う場合、デー
タ転送の開始前に、ダイレクトメモリアクセステーブル
（ＤＭＡテーブル）２２０を作成する時間が必要となる
が、入出力装置４がディスク装置の場合等においては、
データ転送動作には関係しないシーク動作と相殺させる
ことは容易であるので本発明を妨げる要因になることは
ない。(Refer to the operation flow in (C)) When performing data channel processing by implementing the present invention, time is required to create a direct memory access table (DMA table) 220 before starting data transfer. If the device 4 is a disk device, etc.
Since it is easy to offset the seek operation that is not related to the data transfer operation, this does not become a factor that impedes the present invention.
このように、本発明は、ヂャネル制御装置における入出
力処理において、データチェイン処理を行う際に、デー
タ転送に先立って、主記憶装置（ＭＳ）上のチャネルコ
マンド語（ＣＣＷ）を検索し、データチェインフラグ（
ＣＤＦ）を検知した場合には、該データチェインフラグ
（ＣＤＰ）で連続しているチャネルコマンド語（ＣＣＷ
）を特定語数だけ読み取り、そのデータチェイン処理に
必要な情報のみをチャネル制御装置内のメモリ上にダイ
レクトメモリアクセステーブル（Ｄ？ｌＡテーブル）と
して設定し、以降は、１つのチャネルコマンド語（Ｃ（
Ｊ）に対するデータ転送が終了し毎に、該テーブルを参
照してデータ転送処理を行うようにした所に特徴がある
。As described above, the present invention searches for the channel command word (CCW) on the main memory (MS) prior to data transfer when performing data chain processing in input/output processing in a channel control device. Chain flag (
CDF) is detected, consecutive channel command words (CCW) in the data chain flag (CDP) are detected.
) is read for a specific number of words, and only the information necessary for the data chain processing is set as a direct memory access table (D?lA table) on the memory in the channel control device. From then on, one channel command word (C(
The feature is that each time the data transfer for J) is completed, data transfer processing is performed by referring to the table.
以上、詳細に説明したように、本発明のチャネル制ｊ８
方式は、中央処理装置（ＣＰＵ）からの入出力命令に従
ってデータ転送を開始する前に、主記憶ＷＺ（ＭＳ）上
に設定されている一連のチャネルコマンド語（ＣＣＷ）
を検索して、データチェインの有無を調べ、該データチ
ェインの指示を検出した時には、特定の個数の範囲で、
該データチェイン処理で必要となる、各コマンド毎のデ
ータアドレス（ＤＡＤ） と、バイトカウント（ＢＣ
）をダイレフ（・メモリアクセステーブル（ＤＭＡテー
ブル）として、チャネルＩＩ ’ｔＴｊ装置内に格納し
ておき、上記データチェイン処理の際には、該チャネル
制御装置内の上記ダイレクトメモリアクセステーブル（
ＤＭＡテーブル）の情報に基づいて該データチェイン処
理を行うようにしたものであるので、データチェイン処
理の殆どは、チャネル制？ｎ装置内に格納されているダ
イレクトメモリアクセステーブル（ＤＭＡテーブル）の
情報により、主記憶ｖｔ置（？ｌＳ）をフェッチするこ
となく実行される結果、高速のディスク装置においても
オーバランを起こすことが少なくなるという効果がある
。As explained above in detail, the channel system j8 of the present invention
The method uses a series of channel command words (CCW) set on the main memory WZ (MS) before starting data transfer according to input/output instructions from the central processing unit (CPU).
is searched to check the presence or absence of a data chain, and when the instruction of the data chain is detected, within a specific number range,
The data address (DAD) and byte count (BC) for each command are required for the data chain processing.
) is stored in the channel II 'tTj device as a memory access table (DMA table), and during the data chain processing, the direct memory access table (
Since the data chain processing is performed based on the information in the DMA table, most of the data chain processing is channel-based. Using the information in the direct memory access table (DMA table) stored in the n device, execution is performed without fetching the main memory VT space (?lS), so overruns are less likely to occur even in high-speed disk devices. It has the effect of becoming.
第１図は本発明の一実施例を説明する図。
第２図は従来のチャネル制御１方式を説明する図。
である。
図面において、
ｌは中央処理装置（ＣＰｔｌ） 、 ２はチャネル制御
Ｂ装置。
２１はマイクロプロセッサ−（ＭＰＵ） 。
２２はメモリ（ＲＡＭ）。
２２０はダイレクトメモリアクセステーブル（ＤＭＡテ
ーブル）。
２２１は制御プログラム１
２３はダイレクトメモリアクセスコントローラ（Ｄ？Ｉ
ＡＣ）。
３は主記憶装置（ＭＳ）、 ４は入出力装置。
３１はチャネルコマンド語（ＣＣＷ）列、又は単にコマ
ンド。
ＤＡＤはデータアドレス。
ＣＤＦはデータチェインフラグ。
をそれぞれ示す。
（Ｃ）FIG. 1 is a diagram illustrating an embodiment of the present invention. FIG. 2 is a diagram illustrating a conventional channel control method 1. It is. In the drawings, 1 is a central processing unit (CPtl), and 2 is a channel control B device. 21 is a microprocessor (MPU). 22 is a memory (RAM). 220 is a direct memory access table (DMA table). 221 is a control program 1 23 is a direct memory access controller (D?I
AC). 3 is the main memory (MS), 4 is the input/output device. 31 is a channel command word (CCW) string, or simply a command. DAD is data address. CDF is data chain flag. are shown respectively. (C)
Claims (1)
Ｕ）（１）からの入出力命令に従ってデータ転送を開始
する前に、主記憶装置（ＭＳ）（３）上に設定されてい
る一連のチャネルコマンド語（ＣＣＷ）（３１）を検索
して、データチェインの有無を調べ、 該データチェインの指示を検出した時には、特定の個数
の範囲で、該データチェイン処理で必要となる、各コマ
ンド毎のデータアドレス（ＤＡＤ）と、バイトカウント
（ＢＣ）をダイレクトメモリアクセステーブル（ＤＭＡ
テーブル）（２２０）として、チャネル制御装置（２）
内に格納しておき、 上記データチェイン処理の際には、該チャネル制御装置
（２）内の上記ダイレクトメモリアクセステーブル（Ｄ
ＭＡテーブル）（２２０）の情報に基づいて該データチ
ェイン処理を行うことを特徴とするチャネル制御方式。[Claims] In the channel control device (2), a central processing unit (CP
U) Before starting data transfer according to the input/output command from (1), search a series of channel command words (CCW) (31) set on the main memory (MS) (3), When the presence or absence of a data chain is detected and an instruction for the data chain is detected, the data address (DAD) and byte count (BC) for each command required for the data chain processing are determined within a specific number range. Direct memory access table (DMA)
channel controller (2) as table) (220)
During the data chain processing, the direct memory access table (D
A channel control method characterized in that data chain processing is performed based on information in an MA table (220).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11087388A JPH01281553A (en) | 1988-05-07 | 1988-05-07 | Channel control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11087388A JPH01281553A (en) | 1988-05-07 | 1988-05-07 | Channel control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281553A true JPH01281553A (en) | 1989-11-13 |
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ID=14546868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11087388A Pending JPH01281553A (en) | 1988-05-07 | 1988-05-07 | Channel control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281553A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8769167B2 (en) | 2008-02-27 | 2014-07-01 | Fujitsu Limited | Channel device, information processing system and data transfer method |
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| JPS62249256A (en) * | 1986-04-23 | 1987-10-30 | Pfu Ltd | Data transfer control processing system |
-
1988
- 1988-05-07 JP JP11087388A patent/JPH01281553A/en active Pending
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