JPH01272117A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01272117A JPH01272117A JP63102279A JP10227988A JPH01272117A JP H01272117 A JPH01272117 A JP H01272117A JP 63102279 A JP63102279 A JP 63102279A JP 10227988 A JP10227988 A JP 10227988A JP H01272117 A JPH01272117 A JP H01272117A
- Authority
- JP
- Japan
- Prior art keywords
- mask alignment
- parts
- width
- recessed parts
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ９産業上の利用分野
Ｂ６発明の概要
Ｃ０従来技術［第３図乃至第５図］
Ｄ１発明が解決しようとする問題点
Ｅ２問題点を解決するための手段
Ｆ６作用［第６図］
Ｇ、実施例［第１図、第２図１
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明は半導体装置、特に基板にマスクアライメント用
のマークを形成した半導体装置に関する。
のマークを形成した半導体装置に関する。
（Ｂ、発明の概要）
本発明は、基板にマスクアライメント用のマークを形成
した半導体装置において、 マークの占有面積を大きくすることなくマスクアライメ
ント用マーク上においてフォトレジスト膜のステップカ
バレッジが非対称にならないようにするため、 マスクアライメントマークを、凹部または凸部からなる
複数の矩形（正方形も含む）枠により形成するようにし
たものである。
した半導体装置において、 マークの占有面積を大きくすることなくマスクアライメ
ント用マーク上においてフォトレジスト膜のステップカ
バレッジが非対称にならないようにするため、 マスクアライメントマークを、凹部または凸部からなる
複数の矩形（正方形も含む）枠により形成するようにし
たものである。
（Ｃ，従来技術）［第３図乃至第５図］近年、半導体集
積回路の集積化が著しく、それにつれて形成するパター
ンがまずまず微細化し、それに伴ってマスクの位置合せ
（マスクアライメント）の精度の向上を図る必要性が高
くなる一方である。
積回路の集積化が著しく、それにつれて形成するパター
ンがまずまず微細化し、それに伴ってマスクの位置合せ
（マスクアライメント）の精度の向上を図る必要性が高
くなる一方である。
そして、従来においてマスクアライメントは、第３図（
Ａ）、（Ｂ）に示すように基板ａに所定の大きさ（例え
ば４μｍ平方）を有する矩形状の凹部すを複数個〜定方
向に配置したマスクアライメントマークＣを形成し、該
マスクアライメントマークＣにレーザービームの帯状の
スポットを照射し、マスクアライメントマークＣからの
回折光を検知してマークＣの延びる方向と直角方向にお
ける位置の検出をすることにより行っていた。そして、
位置合せのためには、互いに直角の２つの方向（Ｘ方向
、Ｙ方向）の位置合せが必要なので、このようなアライ
メントマークＣは互いに直角方向に延びるように２組が
各チップ毎に設けられている。
Ａ）、（Ｂ）に示すように基板ａに所定の大きさ（例え
ば４μｍ平方）を有する矩形状の凹部すを複数個〜定方
向に配置したマスクアライメントマークＣを形成し、該
マスクアライメントマークＣにレーザービームの帯状の
スポットを照射し、マスクアライメントマークＣからの
回折光を検知してマークＣの延びる方向と直角方向にお
ける位置の検出をすることにより行っていた。そして、
位置合せのためには、互いに直角の２つの方向（Ｘ方向
、Ｙ方向）の位置合せが必要なので、このようなアライ
メントマークＣは互いに直角方向に延びるように２組が
各チップ毎に設けられている。
ところで、フォトリングラフィにより微細なパターン形
成を行う場合、フォトレジスト膜は半導体ウェハを回転
させながら塗布する回転塗布法（スピンコーティング方
）により形成されるが、その結果、千−記のような不都
合が生じる。第４図（Ａ）、（Ｂ）はそのような不都合
を説明するためのものであり、同図（Ａ）は回転中心に
近い部分におけるステップカバレッジを示す断面図、同
図（Ａ）は回転中心から遠い（半導体ウェハの周辺に近
い）部分におけるステップカバレッジを示す断面図であ
る。第４図（Ａ）から明らかなように、回転中心に近い
部分では凹部すの回転中心側のステップに対してもその
反対側のステップに対してもフォトレジスト膜ｄのステ
ップカバレッジに変りかなくステップカバレッジは対称
性を有している。しかし、同図（Ｂ）に示すように半導
体ウェハの周辺に近くなるとフォトレジスト膜ｄのステ
ップカバレッジは回転中心側のステップでは良いがその
反対側のステップでは悪くなるという非対称性が生じて
くる。これはマークＣが凹部すからなる場合に限らず凸
部からなる場合でも同じように生じる。
成を行う場合、フォトレジスト膜は半導体ウェハを回転
させながら塗布する回転塗布法（スピンコーティング方
）により形成されるが、その結果、千−記のような不都
合が生じる。第４図（Ａ）、（Ｂ）はそのような不都合
を説明するためのものであり、同図（Ａ）は回転中心に
近い部分におけるステップカバレッジを示す断面図、同
図（Ａ）は回転中心から遠い（半導体ウェハの周辺に近
い）部分におけるステップカバレッジを示す断面図であ
る。第４図（Ａ）から明らかなように、回転中心に近い
部分では凹部すの回転中心側のステップに対してもその
反対側のステップに対してもフォトレジスト膜ｄのステ
ップカバレッジに変りかなくステップカバレッジは対称
性を有している。しかし、同図（Ｂ）に示すように半導
体ウェハの周辺に近くなるとフォトレジスト膜ｄのステ
ップカバレッジは回転中心側のステップでは良いがその
反対側のステップでは悪くなるという非対称性が生じて
くる。これはマークＣが凹部すからなる場合に限らず凸
部からなる場合でも同じように生じる。
そして、このようなステップカバレッジの非対称性は半
導体ウェハの大口径化に伴って著しくなフている。若し
、このようにステップカバレッジに非対称性が生じると
、チップ上のアライメントマークをレーザー光でスキャ
ンしてマーク上に乱反射した回折光の一次光を検出する
ことによりマスクアライメントした場合に、表面を覆う
レジストのステップカバレッジに非対称性が生じたマー
クからの回折光の一次光が光屈折により曲って出てしま
い、正確なマスクアライメントができないという問題を
もたらす。そこで、本願出願人会社においては、第５図
に示すようにマークＣの両側にレジストの流れを緩和す
る帯状の凸部あるいは凹部かうなる帯状のパターンｅ、
ｅ、ｅ、ｅを形成し、ステップカバレッジの非対称性を
なくすようにする技術を開発し、その技術に関して特願
昭６１−１４７５８９により提案をした。
導体ウェハの大口径化に伴って著しくなフている。若し
、このようにステップカバレッジに非対称性が生じると
、チップ上のアライメントマークをレーザー光でスキャ
ンしてマーク上に乱反射した回折光の一次光を検出する
ことによりマスクアライメントした場合に、表面を覆う
レジストのステップカバレッジに非対称性が生じたマー
クからの回折光の一次光が光屈折により曲って出てしま
い、正確なマスクアライメントができないという問題を
もたらす。そこで、本願出願人会社においては、第５図
に示すようにマークＣの両側にレジストの流れを緩和す
る帯状の凸部あるいは凹部かうなる帯状のパターンｅ、
ｅ、ｅ、ｅを形成し、ステップカバレッジの非対称性を
なくすようにする技術を開発し、その技術に関して特願
昭６１−１４７５８９により提案をした。
（Ｄ、発明が解決しようとする問題点）しかし、第５図
に示す提案済のマークによれば、帯状のパターンｅ、ｅ
、ｅ、ｅを形成しなければならないので、その分マーク
Ｃが占有する面積が広くなり、半導体装置の集積化が阻
まれるという問題があった。
に示す提案済のマークによれば、帯状のパターンｅ、ｅ
、ｅ、ｅを形成しなければならないので、その分マーク
Ｃが占有する面積が広くなり、半導体装置の集積化が阻
まれるという問題があった。
本発明はこのような問題点を解決すべく為されたもので
あり、マークの占有面積を大きくすることなくマスクア
ライメント用マーク上においてフォトレジスト膜のステ
ップカバレッジが対称性を有するようにすることを目的
とする。
あり、マークの占有面積を大きくすることなくマスクア
ライメント用マーク上においてフォトレジスト膜のステ
ップカバレッジが対称性を有するようにすることを目的
とする。
（Ｅ、問題点を解決するための手段）
本発明半導体装置は上記問題点を解決するため、マスク
アライメントマークを、凹部または凸部からなる複数の
矩形棒により形成するようにしたことを特徴とする。
アライメントマークを、凹部または凸部からなる複数の
矩形棒により形成するようにしたことを特徴とする。
（Ｆ、作用）［第６図コ
本発明半導体装置によれば、マスクアライメント・マー
クが凹部又は凸部からなる矩形状のものによってではな
く、凹部又は凸部からなる矩形棒によって形成されてい
るので、マスクアライメントマークを構成する凹部又は
凸部の幅が狭くて済む。そして、凹部又は凸部の幅が狭
いと凹部又は凸部が基板のレジスト膜に与える影響が少
なく、レジスト膜の均一性が高くなる。従って、マスク
アライメント用マーク上のレジスト膜のステップカバレ
ッジの非対称性を小さくすることができる。
クが凹部又は凸部からなる矩形状のものによってではな
く、凹部又は凸部からなる矩形棒によって形成されてい
るので、マスクアライメントマークを構成する凹部又は
凸部の幅が狭くて済む。そして、凹部又は凸部の幅が狭
いと凹部又は凸部が基板のレジスト膜に与える影響が少
なく、レジスト膜の均一性が高くなる。従って、マスク
アライメント用マーク上のレジスト膜のステップカバレ
ッジの非対称性を小さくすることができる。
即ち、凹部の幅が広いと第４図に示すように凹部すによ
りレジスト１ｌｉｄ表面により大きな起伏が生じ、その
結果ステップカバレッジの非対称性も大きくなるが、第
“６図に示すように凹部すの幅が狭いと、凹部すのレジ
スト膜ｄに与える影響が小さく、レジスト膜Ｃ表面の起
伏が小さくなる。凸部の場合もその幅が狭いときは同様
である。従って、ステップカバレッジの非対称性も小さ
くなる。依って、マークが占有する面積を増すことなく
ステップカバレッジの非対称性をなくすことができるの
である。
りレジスト１ｌｉｄ表面により大きな起伏が生じ、その
結果ステップカバレッジの非対称性も大きくなるが、第
“６図に示すように凹部すの幅が狭いと、凹部すのレジ
スト膜ｄに与える影響が小さく、レジスト膜Ｃ表面の起
伏が小さくなる。凸部の場合もその幅が狭いときは同様
である。従って、ステップカバレッジの非対称性も小さ
くなる。依って、マークが占有する面積を増すことなく
ステップカバレッジの非対称性をなくすことができるの
である。
（Ｇ、実施例）［第１図、第２図］
以下、本発明半導体装置を図示実施例に従って詳細に説
明する。
明する。
第１図（Ａ）及び（Ｂ）は本発明半導体装置の一つの実
施例の要部を示すもので、同図（Ａ）は平面図、同図（
Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図である。
施例の要部を示すもので、同図（Ａ）は平面図、同図（
Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図である。
図面において、１は半導体基板、２は該基板１の表面部
に形成されたマスクアライメントマークで、凹部３から
なる矩形枠を複数個一方向に配列してなる。各凹部３．
３、・・・・は幅が約０゜８μｍで、凹部３によって囲
まれた部分の縦及び横が４μｍで、配置ピッチが８μｍ
で、潔さが０．５〜０．８μｍである。
に形成されたマスクアライメントマークで、凹部３から
なる矩形枠を複数個一方向に配列してなる。各凹部３．
３、・・・・は幅が約０゜８μｍで、凹部３によって囲
まれた部分の縦及び横が４μｍで、配置ピッチが８μｍ
で、潔さが０．５〜０．８μｍである。
このようなマスクアライメントマーク２は、各チップに
２組ずつ互いに直角に設けられている。
２組ずつ互いに直角に設けられている。
本半導体装置においては、マスクアライメントに必要な
大きさ（例えば０．４μｍ四方）の矩形状のものを直接
凹部によフて形成するのではなく、凹部３．３、・・・
・によって矩形枠を形成し、矩形枠状の凹１部３．３、
・・・・によって囲まれた各領域がマスクアライメント
に必要な大きさを有する矩形状体になるようにするので
、凹部３．３、・・・・の幅は例えば０．８μｍと狭く
て済む。そして、凹部３．３、・・・・の幅が狭くて済
むので前述のとおり、レジスト膜をスピンコーティング
により形成したとき凹部３．３、・・・・がレジスト膜
の表面に生ぜしめる起伏が小さくて済む。従って、マー
ク上におけるレジスト膜の回転中心側におけるステップ
カバレッジとそれと反対側におけるステップカバレッジ
との非対称を小さくすることができるのであり、延いて
はマスクアライメント精度を高くすることができる。そ
して、その非対称を小さくすることは第５図に示す提案
済従来例のように特別のパターンｅ、ｅ、ｅ、ｅをマー
クＣと別に設けるということをすることなく、即ち、集
積度を低下させることなく実現することができる。
大きさ（例えば０．４μｍ四方）の矩形状のものを直接
凹部によフて形成するのではなく、凹部３．３、・・・
・によって矩形枠を形成し、矩形枠状の凹１部３．３、
・・・・によって囲まれた各領域がマスクアライメント
に必要な大きさを有する矩形状体になるようにするので
、凹部３．３、・・・・の幅は例えば０．８μｍと狭く
て済む。そして、凹部３．３、・・・・の幅が狭くて済
むので前述のとおり、レジスト膜をスピンコーティング
により形成したとき凹部３．３、・・・・がレジスト膜
の表面に生ぜしめる起伏が小さくて済む。従って、マー
ク上におけるレジスト膜の回転中心側におけるステップ
カバレッジとそれと反対側におけるステップカバレッジ
との非対称を小さくすることができるのであり、延いて
はマスクアライメント精度を高くすることができる。そ
して、その非対称を小さくすることは第５図に示す提案
済従来例のように特別のパターンｅ、ｅ、ｅ、ｅをマー
クＣと別に設けるということをすることなく、即ち、集
積度を低下させることなく実現することができる。
第２図は本発明の別の実施例の要部を示す断面図である
。本実施例は凸部４によって矩形枠を形成したものであ
り、このような態様でも本発明を実施することができる
。
。本実施例は凸部４によって矩形枠を形成したものであ
り、このような態様でも本発明を実施することができる
。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置は、基板表面に
凹部または凸部からなる矩形枠を複数個所定方向に配置
したマスクアライメントマークを形成してなることを特
徴とするものである。
凹部または凸部からなる矩形枠を複数個所定方向に配置
したマスクアライメントマークを形成してなることを特
徴とするものである。
従って、本発明半導体装置によれば、マスクアライメン
トマークが凹部又は凸部からなる矩形状のものによって
ではなく、凹部又は凸部からなる矩形枠によって形成さ
れているので、マスクアライメントマークを構成する凹
部又は凸部の幅が狭くて済む。そして、凹部又は凸部の
幅が狭いと凹部又は凸部が基板のレジスト膜に与える影
響が少なく、レジスト膜の均一性が高くなる。従って、
マスクアライメント用マーク上のレジスト膜のステップ
カバレッジの非対称性を小さくすることができる
トマークが凹部又は凸部からなる矩形状のものによって
ではなく、凹部又は凸部からなる矩形枠によって形成さ
れているので、マスクアライメントマークを構成する凹
部又は凸部の幅が狭くて済む。そして、凹部又は凸部の
幅が狭いと凹部又は凸部が基板のレジスト膜に与える影
響が少なく、レジスト膜の均一性が高くなる。従って、
マスクアライメント用マーク上のレジスト膜のステップ
カバレッジの非対称性を小さくすることができる
第１図（Ａ）、（Ｂ）は本発明半導体装置の一つの実施
例の要部を示すもので、同図（Ａ）は平面図、同図（Ｂ
）は同図（Ａ）のＢ−Ｂ線に沿う断面図、第２図は本発
明半導体装置の別の実施例の要部を示す断面図、第３図
（Ａ）、（Ｂ）は半導体装置の一つの従来例の要部を示
すもので、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ
）のＢ−Ｂ線に沿う断面図、第４図（Ａ）、（Ｂ）はレ
ジスト膜のステップカバレッジの非対称性を説明するた
めの断面図で、同図（Ａ）は回転中心に近いところにあ
るものを示し、同図（Ｂ）は回転中心から遠いところに
あるものを示し、第５図は別の従来例の要部を示す平面
図、第６図は作用を説明する断面図である。 符号の説明 １・・・基板、 ２・・・マスクアライメント用マーク、３・・・凹部、
４・・・凸部。 平面図 Ｃ８’） 第１図 別の実施例の要部を 示す断面図 第２図 →レジストｎ流気 −→レジストｒ−凍れ
レジスト膜の又テ、ブカバレ、′ン 別の従莱伊ｊの平面図 第５図 作用の説明を１６断面図 第６図
例の要部を示すもので、同図（Ａ）は平面図、同図（Ｂ
）は同図（Ａ）のＢ−Ｂ線に沿う断面図、第２図は本発
明半導体装置の別の実施例の要部を示す断面図、第３図
（Ａ）、（Ｂ）は半導体装置の一つの従来例の要部を示
すもので、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ
）のＢ−Ｂ線に沿う断面図、第４図（Ａ）、（Ｂ）はレ
ジスト膜のステップカバレッジの非対称性を説明するた
めの断面図で、同図（Ａ）は回転中心に近いところにあ
るものを示し、同図（Ｂ）は回転中心から遠いところに
あるものを示し、第５図は別の従来例の要部を示す平面
図、第６図は作用を説明する断面図である。 符号の説明 １・・・基板、 ２・・・マスクアライメント用マーク、３・・・凹部、
４・・・凸部。 平面図 Ｃ８’） 第１図 別の実施例の要部を 示す断面図 第２図 →レジストｎ流気 −→レジストｒ−凍れ
レジスト膜の又テ、ブカバレ、′ン 別の従莱伊ｊの平面図 第５図 作用の説明を１６断面図 第６図
Claims (1)
- （１）基板表面に凹部または凸部からなる矩形枠を複数
個所定方向に配置したマスクアライメントマークを形成
してなることを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63102279A JPH01272117A (ja) | 1988-04-23 | 1988-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63102279A JPH01272117A (ja) | 1988-04-23 | 1988-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272117A true JPH01272117A (ja) | 1989-10-31 |
Family
ID=14323167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63102279A Pending JPH01272117A (ja) | 1988-04-23 | 1988-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0640880A1 (en) * | 1993-08-18 | 1995-03-01 | AT&T Corp. | Alignment of wafers for lithographic patterning |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062119A (ja) * | 1983-09-14 | 1985-04-10 | Nippon Gakki Seizo Kk | 半導体ウエハ |
| JPS62155532A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 半導体ウエ−ハの位置合せマ−クの形成方法 |
| JPS633416A (ja) * | 1986-06-24 | 1988-01-08 | Sony Corp | 半導体装置 |
-
1988
- 1988-04-23 JP JP63102279A patent/JPH01272117A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062119A (ja) * | 1983-09-14 | 1985-04-10 | Nippon Gakki Seizo Kk | 半導体ウエハ |
| JPS62155532A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 半導体ウエ−ハの位置合せマ−クの形成方法 |
| JPS633416A (ja) * | 1986-06-24 | 1988-01-08 | Sony Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0640880A1 (en) * | 1993-08-18 | 1995-03-01 | AT&T Corp. | Alignment of wafers for lithographic patterning |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4762396A (en) | Masking method | |
| GB2295694A (en) | Phase shift mask | |
| JPH0519448A (ja) | 半導体装置製造用フオトレテイクル | |
| KR100498441B1 (ko) | 광근접 효과의 보정을 위한 마스크와 그 제조 방법 | |
| JP3970546B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0450730B2 (ja) | ||
| JPH01272117A (ja) | 半導体装置 | |
| JPS62155532A (ja) | 半導体ウエ−ハの位置合せマ−クの形成方法 | |
| JPH0795543B2 (ja) | エツチング方法 | |
| JP2687418B2 (ja) | 半導体装置 | |
| JPS633416A (ja) | 半導体装置 | |
| JPH01196822A (ja) | 半導体集積回路装置 | |
| JPH09127680A (ja) | 露光用マスク | |
| CN213934537U (zh) | 一种光罩 | |
| JP2585607B2 (ja) | 半導体ウエハ | |
| CN112711173A (zh) | 一种光罩 | |
| JPS62113424A (ja) | 半導体装置製造用基板 | |
| JPS63124412A (ja) | 半導体装置 | |
| KR100303799B1 (ko) | 반도체소자용마스크패턴 | |
| KR0147641B1 (ko) | 래티클 및 그를 이용한 얼라인 키 패턴 형성방법 | |
| JPS62126634A (ja) | 半導体ウエハの位置合せマ−ク | |
| KR100269235B1 (ko) | 리드프레임제조방법 | |
| JP2762500B2 (ja) | 半導体装置 | |
| KR100586550B1 (ko) | 반도체 장치의 정렬 마크 구조 | |
| JPS6218559A (ja) | 露光用マスク |