JPH01270231A - Etching method - Google Patents
Etching methodInfo
- Publication number
- JPH01270231A JPH01270231A JP63098943A JP9894388A JPH01270231A JP H01270231 A JPH01270231 A JP H01270231A JP 63098943 A JP63098943 A JP 63098943A JP 9894388 A JP9894388 A JP 9894388A JP H01270231 A JPH01270231 A JP H01270231A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- etching mask
- mask
- film
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005530 etching Methods 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title description 6
- 239000000758 substrate Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、被エツチング層に穴を形成するためのエツチ
ング方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an etching method for forming holes in a layer to be etched.
本発明は、上記の様なエツチング方法において、第1の
エツチングマスクの断面を略三角形とし且つ第2のエツ
チングマスクの開口を第1のエツチングマスクに対応す
る部分に形成しておいて異方性エツチングを行うことに
よって、単一の開口に対して複数の穴をしかも種々の形
状に形成することができる様にしたものである。The present invention provides an etching method as described above, in which the cross section of the first etching mask is approximately triangular and the opening of the second etching mask is formed in a portion corresponding to the first etching mask. By performing etching, it is possible to form a plurality of holes in a single opening in various shapes.
例えば近時のD RA Mにおいては、集積度を高める
ために、容量素子とスイッチング用のトランジスタとを
トレンチを用いて立体的に形成するトレンチ構造が提案
されている(例えば、月刊Sem1−conducto
r World 198B、2プレスジヤ一ナル社PP
、31〜36)。For example, in recent DRAMs, in order to increase the degree of integration, a trench structure has been proposed in which capacitive elements and switching transistors are three-dimensionally formed using trenches (for example, in the monthly Sem1-conductor
r World 198B, 2 Press Journal Inc. PP
, 31-36).
ところが、上述のトレンチはRIEによって形成され、
エツチングマスクの1つの開口に対して1つのトレンチ
しか形成されない。However, the trench described above is formed by RIE,
Only one trench is formed per opening in the etch mask.
このため、容量素子の容量を大きくするためには深いト
レンチを形成する必要があるが、これは容易でない。こ
の結果、上述の様なトレンチ構造のDRAMでは、容量
素子の容量が必ずしも十分ではなく、必ずしも高い信頼
性を得ることができなかった。Therefore, in order to increase the capacitance of the capacitive element, it is necessary to form a deep trench, but this is not easy. As a result, in the DRAM having the trench structure as described above, the capacitance of the capacitive element is not necessarily sufficient, and high reliability cannot necessarily be obtained.
また、トレンチの形状が単純な筒状であるので、このト
レンチに持たせる能動素子としての機能をも限定されて
いた。Furthermore, since the trench has a simple cylindrical shape, the function of the trench as an active element is also limited.
本発明によるエツチング方法は、第1の被エツチング層
ll上に断面が略三角形の第1のエツチングマスク12
を選択的に形成する工程と、前記第1のエソチンマスク
12を覆って前記第1の被エツチング層ll上に第2の
被エツチングl1i15を形成する工程と、前記第1の
エツチングマスク12に対応する部分に開口16aを有
する第2のエツチングマスク16を前記第2の被工・ノ
チング層15上に形成する工程と、前記第2及び第1の
エツチングマスク16.12を用いて前記第2及び第1
の被エツチング層15.11を異方性工・ノチングする
工程とを夫々具備している。In the etching method according to the present invention, a first etching mask 12 having a substantially triangular cross section is etched on a first layer ll to be etched.
a step of selectively forming a second etching target l1i15 on the first etching target layer ll covering the first etching mask 12; forming a second etching mask 16 having an opening 16a in a portion on the second workpiece/notching layer 15; 1
The etching target layer 15 and 11 are anisotropically etched and notched, respectively.
本発明によるエツチング方法では、第1のエツチングマ
スク12の断面が略三角形であり且つ第2のエツチング
マスク16の開口L6aが第1のエツチングマスク12
に対応する部分に形成されているので、第2のエツチン
グマスク16の開口16aを介して第1の工・ノチング
マスク12へ入射した異方性エツチング用のビーム17
は、第1のエツチングマスク12で2以上の斜め方向へ
反射される。In the etching method according to the present invention, the cross section of the first etching mask 12 is approximately triangular, and the opening L6a of the second etching mask 16 is etched by the first etching mask 12.
Since the beam 17 for anisotropic etching enters the first etching/notching mask 12 through the opening 16a of the second etching mask 16,
is reflected by the first etching mask 12 in two or more diagonal directions.
以下、本発明の第1〜第3実施例を、第1図〜第3図を
参照しながら説明する。Hereinafter, first to third embodiments of the present invention will be described with reference to FIGS. 1 to 3.
第1図は、平面形状が長方形の穴を形成するための第1
実施例を示している。この第1実施例では、第1A図に
示す様に、Si基板ll上に5in2膜12等を堆積さ
せ、更にこの5iOz膜12上にレジスト膜13を塗布
する。このレジスト膜13の材料としては、感光反応に
おける解像度が低いものを使用する。Figure 1 shows the first hole for forming a hole with a rectangular planar shape.
An example is shown. In this first embodiment, as shown in FIG. 1A, a 5in2 film 12 or the like is deposited on a Si substrate 11, and a resist film 13 is further applied on this 5iOz film 12. As the material for this resist film 13, a material with low resolution in photosensitive reaction is used.
次に、エツチングによって穴を形成したい部分に対応す
るレジスト膜13上の部分に、平面形状が長方形の露光
マスク14を形成する。なおこの露光マスク14は、露
光装置の開口数を低下させて形成する。従って露光マス
ク14は、周辺部がぼやけて形成される。Next, an exposure mask 14 having a rectangular planar shape is formed on a portion of the resist film 13 corresponding to a portion where a hole is to be formed by etching. Note that this exposure mask 14 is formed by lowering the numerical aperture of the exposure device. Therefore, the exposure mask 14 is formed with a blurred peripheral portion.
この状態でレジスト膜13の露光及び現象を行えば上述
の様にレジスト膜13の材料の解像度が低く且つ露光マ
スク14の周辺部がぼやけているので、第1A図に一点
鎖線で示す様に、レジスト膜13は尾根状に残る。If the resist film 13 is exposed and developed in this state, the resolution of the material of the resist film 13 is low as described above, and the peripheral part of the exposure mask 14 is blurred, so as shown by the dashed line in FIG. 1A, The resist film 13 remains in a ridge shape.
なお尾根状に残るレジスト膜13の傾斜角は、このレジ
スト膜13の材料の解像度や露光マスク14形成用の露
光装置の開口数を選定することによって、所望の値に選
定することができる。Note that the inclination angle of the resist film 13 remaining in the ridge shape can be selected to a desired value by selecting the resolution of the material of this resist film 13 and the numerical aperture of the exposure apparatus for forming the exposure mask 14.
次に、5i(h膜12とレジスト膜13とのエツチング
選択比が1である様なエツチングガスを用いて、これら
のレジスト膜13と5i(h膜12とをエツチングする
。すると、第1B図に示す様に、SiO2膜12膜圧2
状に残る。Next, the resist film 13 and the 5i(h film 12) are etched using an etching gas such that the etching selectivity of the 5i(h film 12 and the resist film 13 is 1). As shown in , the SiO2 film 12 film thickness 2
remain in shape.
次に、第1C図に示す様に、5iOz膜12を覆ってS
i基板11上の全面にSiエピタキシャル層15を形成
し、更にこのSiエピタキシャル層15上にSing膜
16膜形6する。Next, as shown in FIG. 1C, the 5iOz film 12 is covered with S.
A Si epitaxial layer 15 is formed on the entire surface of the i-substrate 11, and a Sing film 16 is further formed on the Si epitaxial layer 15.
次に、第1D図に示す様に、Sing膜16膜形6で、
尾根状に残したSiO□膜12膜対2する部分に、開口
16aを形成する。Next, as shown in FIG. 1D, with a Sing film of 16 film type 6,
An opening 16a is formed in the portion where the SiO□ film 12 is left in a ridge shape.
そして、5iOz膜16.12をエツチングマスクにし
て、Siエピタキシャル層15とSi基士反11とに対
してRIEを行う。すると、5iOz膜12が露出した
時点で、第1E図に示す様に、エッチング用のビーム1
7はSiO□膜12膜間2される。Then, RIE is performed on the Si epitaxial layer 15 and the Si substrate 11 using the 5iOz film 16.12 as an etching mask. Then, when the 5iOz film 12 is exposed, the etching beam 1 is applied as shown in FIG. 1E.
7 is placed between 12 SiO□ films.
この結果、Siエピタキシャル層15とSi基板11と
には、尾根状の5iOz膜12に沿って2列の穴21a
、21bを有する穴21が形成される。なおSiO□膜
12膜間2iO2膜16の除去時に同時に除去される。As a result, two rows of holes 21a are formed in the Si epitaxial layer 15 and the Si substrate 11 along the ridge-shaped 5iOz film 12.
, 21b is formed. Note that this is removed at the same time as the 2iO2 film 16 between the SiO□ films 12 is removed.
穴21a、21bに、例えばDRAMの容量素子を形成
すれば、穴21が比較的浅くても、十分な蓄積電荷容量
を得ることができる。また、各々の穴21a、21bに
互いに異なる能動素子を形成することも可能である。If a DRAM capacitive element is formed in the holes 21a and 21b, for example, a sufficient storage charge capacity can be obtained even if the hole 21 is relatively shallow. Furthermore, it is also possible to form different active elements in each of the holes 21a and 21b.
第2図及び第3図は、夫々第2及び第3実施例を示して
いる。第1実施例における第1A図の工程で形成した露
光マスク14の平面形状を三角形や円形にすれば、第2
A図や第3A図に示す様に、SiO□膜12膜間2錐状
や円錐状に残すことができる。2 and 3 show the second and third embodiments, respectively. If the planar shape of the exposure mask 14 formed in the step of FIG. 1A in the first embodiment is made triangular or circular, the second
As shown in FIG. A and FIG. 3A, it is possible to leave two conical or conical shapes between the 12 SiO□ films.
従って、これらのSing膜12膜用2て第1実施例と
同様にRIEを行えば、第2B図や第3B図に示す様な
穴22.23が夫々形成される。Therefore, if RIE is performed on these Sing films 12 in the same manner as in the first embodiment, holes 22 and 23 as shown in FIGS. 2B and 3B are respectively formed.
本発明によるエツチング方法では、第2のエツチングマ
スクの開口を介して第1のエツチングマスクへ入射した
異方性エツチング用のビームが、第1のエツチングマス
クで2以上の斜め方向へ反射されるので、単一の開口で
複数の穴を形成することができる。In the etching method according to the present invention, the anisotropic etching beam incident on the first etching mask through the opening of the second etching mask is reflected by the first etching mask in two or more diagonal directions. , multiple holes can be formed with a single opening.
また、異方性エツチング用のビームが2以上の斜め方向
へ反射されるので、第1のマスクの立体形状を選択して
異方性エツチング用のビームの反射方向を選定すれば、
種々の形状の穴を形成することができる。In addition, since the beam for anisotropic etching is reflected in two or more diagonal directions, if the three-dimensional shape of the first mask is selected and the direction of reflection of the beam for anisotropic etching is selected,
Holes of various shapes can be formed.
第1図は本発明の第1実施例を順次に示す側断面図、第
2A図及び第3A図は夫々第2及び第3実施例で使用す
る第1のエツチングマスクの斜視図、第2B図及び第3
B図は夫々第2及び第3実施例で形成した穴の斜視図で
ある。
なお図面に用いた符号において、
11・−−−一−・・−・・・・・Si基板12〜・−
・・・・・・−・・・−5iO□膜15− ・・−・・
−・−・Siエピタキシャル層16−・−・−・−・・
−5iO□膜
16a−・−・・−・・・−開口
17・・−−−−−・・・−・・−ビームである。1 is a side sectional view sequentially showing a first embodiment of the present invention, FIGS. 2A and 3A are perspective views of a first etching mask used in the second and third embodiments, respectively, and FIG. 2B and third
Figure B is a perspective view of holes formed in the second and third embodiments, respectively. In addition, in the symbols used in the drawings, 11・---1-・・・・Si substrate 12~・−
......--5iO□ film 15-...
−・−・Si epitaxial layer 16 −・−・−・−・・
-5iO□ film 16a--Aperture 17--Beam.
Claims (1)
チングマスクを選択的に形成する工程と、前記第1のエ
ッチングマスクを覆って前記第1の被エッチング層上に
第2の被エッチング層を形成する工程と、 前記第1のエッチングマスクに対応する部分に開口を有
する第2のエッチングマスクを前記第2の被エッチング
層上に形成する工程と、 前記第2及び第1のエッチングマスクを用いて前記第2
及び第1の被エッチング層を異方性エッチングする工程
とを夫々具備するエッチング方法。Scope of Claims: A step of selectively forming a first etching mask having a substantially triangular cross section on the first layer to be etched; forming a second etching target layer on the second etching target layer; forming a second etching mask having an opening in a portion corresponding to the first etching mask on the second etching target layer; and the second etching mask using the first etching mask.
and a step of anisotropically etching the first layer to be etched.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63098943A JPH01270231A (en) | 1988-04-21 | 1988-04-21 | Etching method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63098943A JPH01270231A (en) | 1988-04-21 | 1988-04-21 | Etching method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01270231A true JPH01270231A (en) | 1989-10-27 |
Family
ID=14233190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63098943A Pending JPH01270231A (en) | 1988-04-21 | 1988-04-21 | Etching method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01270231A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010023925A1 (en) * | 2008-09-01 | 2010-03-04 | 独立行政法人科学技術振興機構 | Plasma etching method, plasma etching device and photonic crystal manufacturing method |
-
1988
- 1988-04-21 JP JP63098943A patent/JPH01270231A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010023925A1 (en) * | 2008-09-01 | 2010-03-04 | 独立行政法人科学技術振興機構 | Plasma etching method, plasma etching device and photonic crystal manufacturing method |
JP5100840B2 (en) * | 2008-09-01 | 2012-12-19 | 独立行政法人科学技術振興機構 | Plasma etching method, plasma etching apparatus, and photonic crystal manufacturing method |
US8986558B2 (en) | 2008-09-01 | 2015-03-24 | Japan Science And Technology Agency | Plasma etching method, plasma etching device, and method for producing photonic crystal |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5422295A (en) | Method for forming a semiconductor memory device having a vertical multi-layered storage electrode | |
JPS60148165A (en) | Manufacture of semiconductor memory device | |
JP3520114B2 (en) | Method for manufacturing semiconductor device | |
JP2665568B2 (en) | Method for manufacturing semiconductor device | |
JPH01270231A (en) | Etching method | |
JPS6211491B2 (en) | ||
JPS60171729A (en) | Manufacture of semiconductor device | |
JP2783268B2 (en) | Manufacturing method of cylindrical stacked capacitor type cell | |
JPH01119053A (en) | Semiconductor memory device | |
JP2708878B2 (en) | Method for manufacturing semiconductor device | |
JP3044929B2 (en) | Method for manufacturing semiconductor device | |
JPH06140517A (en) | Semiconductor device and manufacture thereof | |
JPH02100357A (en) | Manufacture of semiconductor memory | |
JPH04116863A (en) | Manufacture of semiconductor device | |
JPH07120754B2 (en) | Method for manufacturing semiconductor device | |
JPS62113466A (en) | Manufacture of semiconductor memory device | |
JPH06334147A (en) | Semiconductor memory device | |
KR980011869A (en) | How to form fine contact holes | |
JPH0587142B2 (en) | ||
JPS62174945A (en) | Formation of interconnection for semiconductor device | |
JPS60253255A (en) | Semiconductor device | |
JPS6266661A (en) | Forming large capacity memory cell | |
JPH0415925A (en) | Manufacture of semiconductor device | |
JPH06105675B2 (en) | Method of forming flat resist film | |
JPH02205070A (en) | Manufacture of semiconductor device |