JPH01268219A - Noise eliminating circuit - Google Patents

Noise eliminating circuit

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JPH01268219A
JPH01268219A JP63094611A JP9461188A JPH01268219A JP H01268219 A JPH01268219 A JP H01268219A JP 63094611 A JP63094611 A JP 63094611A JP 9461188 A JP9461188 A JP 9461188A JP H01268219 A JPH01268219 A JP H01268219A
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JP
Japan
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data
signal
noise
circuit
clock
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JP63094611A
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Japanese (ja)
Inventor
Shigenobu Omori
重信 大森
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

PURPOSE:To eliminate noise by inputting samples of data on a data bus transmitted synchronously to clocks at clocks which are prescribed times as fast as the first-mentioned clocks and outputting the data to a signal bus by taking the majority of the samples. CONSTITUTION:For example, data on a data bus 3 or address bus are sampled by means of sampling means (8-bit latch) 1 at clocks (generated by a clock generator 4) which are prescribed times as fast as the 1st clocks (transmitting clocks) for transmitting the data. The data having the most abundant same-value data in the plural samples are extracted and established as the data of the signal by means of a signal extracting means (majority circuit) 2. Therefore, even if noises get into the data bus 3 or address bus and the value of the data transiently changes, the proper data from which the majority is taken are outputted from a noise elimination circuit 10 10 as noise-eliminated data. Thus the malfunction of an electronic apparatus can be prevented certainly.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、マイクロコンピュータなどデジタルデータ
に基いた所定動作を行う複数のデジタル回路を接続する
信号線のノイズ除去回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a noise removal circuit for signal lines connecting a plurality of digital circuits such as microcomputers that perform predetermined operations based on digital data.

[従来の技術] デジタル信号で信号の伝達を行う電子機器では、その使
用環境によりさまざまのノイズが外部から電子機器内の
信号系に侵入し、デジタル回路例えば、中央演算処理装
置(CPU)が誤動作したり暴走する事がある。
[Prior Art] In electronic equipment that transmits signals using digital signals, various noises may enter the signal system inside the electronic equipment from the outside depending on the environment in which it is used, causing digital circuits such as the central processing unit (CPU) to malfunction. Sometimes I do things or go out of control.

このデジタル回路が誤動作する原因について、詳しく説
明する。
The reason why this digital circuit malfunctions will be explained in detail.

第5図はデータバス上を伝送される一般信号の波形およ
びこの波形信号の読み取り指示を伝えるリード信号の波
形を示すリード信号のタイミングチャートである。CP
Uがデータを読み込むタイミングはリード信号の立上り
で行っているため、その瞬間にノイズがのってしまうと
、たとえばそれ以外の部分にノイズがのっていなくても
データを読み違えてしまうと言う問題がある。
FIG. 5 is a timing chart of a read signal showing the waveform of a general signal transmitted on the data bus and the waveform of a read signal that conveys an instruction to read this waveform signal. C.P.
Since U reads data at the rising edge of the read signal, if noise appears at that moment, the data will be misread even if there is no noise elsewhere. There's a problem.

第5図において、データバスの各信号線にビット“1°
゛を示す“Hパレベルの電圧またはビット“0°゛を示
す゛′L゛レベルの電圧を印加することによりデジタル
信号の伝送を行っている。上記電圧の印加時間は一定で
あり、時系列でデジタル信号を伝送するときには所定の
周期に同期して一定時間デジタルのビット形態に応じた
電圧が印加される。
In Figure 5, each signal line of the data bus has a bit “1°”.
A digital signal is transmitted by applying a voltage at the "H" level indicating the bit "0" or a voltage at the "'L" level indicating the bit "0°". The application time of the voltage is constant, and when transmitting digital signals in time series, a voltage corresponding to the digital bit format is applied for a certain period of time in synchronization with a predetermined cycle.

CPUとメモリとの間で信号を授受する場合は、レベル
゛L“のCPUからリード信号がメモリに対して出力さ
れると、メモリは記憶している複数のビット情報をCP
Uに出力する。このときデータバスにノイズが侵入する
と、データバスに印加されている電圧状態が変化し、伝
送データがビット°゛0”°からピッド1°°に変化し
てしまう状態が生じCPUの動作タイミングを狂わせC
PUを暴走させる不具合につながる。
When exchanging signals between the CPU and memory, when a read signal is output from the CPU at level "L" to the memory, the memory transfers the stored multiple bit information to the CPU.
Output to U. If noise enters the data bus at this time, the voltage state applied to the data bus will change, causing the transmitted data to change from bit °゛0''° to pit 1°°, which will cause the CPU operation timing to change. Crazy C
This can lead to a problem that causes the PU to run out of control.

その為これらの電子機器では出来るだけノイズ耐量を上
げる事が誤動作をなくす意味で望まれている。ノイズ対
策としては従来よりインタフx −スのような入出力回
路にノイズ除去回路としてフィルタを設はノイズ除去し
たり、入出力回路が配置されたプリント板の外周をシー
ルド板により覆うなどのノイズ対策がとられている。
Therefore, it is desirable to increase the noise tolerance of these electronic devices as much as possible in order to eliminate malfunctions. Conventional noise countermeasures include installing filters as noise removal circuits in input/output circuits such as interfaces, and covering the outer periphery of the printed circuit board on which the input/output circuits are placed with a shield plate. is taken.

[発明が解決しようとする課題] けれどもフィルタを用いた従来のノイズ除去回路は除去
できるノイズの周波数帯が限定され、ま・た、シールド
板の被覆は加工が容易でなく完全にノイズを除去するの
は難しいという問題点があり、より確実にノイズを除去
できるノイズ除去回路が望まれている。
[Problems to be solved by the invention] However, conventional noise removal circuits using filters are limited in the frequency band of noise that can be removed, and the covering of the shield plate is not easy to process, making it impossible to completely remove noise. However, there is a need for a noise removal circuit that can remove noise more reliably.

そこで、本発明の目的は、より確実にノイズを除するこ
とができるノイズ除去回路を提供することにある。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a noise removal circuit that can remove noise more reliably.

[課題を解決するための手段] このような目的を達成するために、本発明は、信号線間
に接続されて信号線上に伝送される信号のノイズ除去を
行うノイズ除去回路において、信号線上の信号の人出力
タイミングに用いる第1クロックより所定倍速い第2ク
ロックを発生するクロック発生手段と、クロック発生手
段から発生した第2クロックを用いて信号線上の信号を
第1クロックの周期内で複数回サンプリングするサンプ
リング手段と、サンプリング手段で複数回サンプリング
された複数信号の中で一定回数以上一致した信号のみを
ノイズ除去ずみの信号として信号線の出力側に第1クロ
ックに同期して選択出力する信号抽出手段とを具備した
ことを特徴とする。
[Means for Solving the Problems] In order to achieve such an object, the present invention provides a noise removal circuit that removes noise from a signal connected between signal lines and transmitted on the signal line. a clock generating means for generating a second clock that is a predetermined times faster than the first clock used for human output timing of the signal; A sampling means that samples the signals multiple times, and selects and outputs only the signals that match a certain number of times or more among the plurality of signals sampled multiple times by the sampling means as noise-removed signals to the output side of the signal line in synchronization with the first clock. The present invention is characterized by comprising a signal extraction means.

[作 用] 本発明は、デジタルデータを扱う電子機器において、例
えばデータバスやアドレスバス上のデータをそのデータ
を転送するための第1クロックより所定倍速いクロック
でサンプリング手段によりサンプリングし、そのサンプ
リングされた複数のデータの中の値が一致するデータか
最も多いデータを信号抽出手段により抽出してその信号
のデータとして信号抽出手段により確立する。これによ
り、データバスやアドレスバス上にノイズがのり一時的
にデータの値か違う場合が生じても多数決を取られた正
確なデータがノイズ除去後のデータとしてノイズ除去回
路から出力されるので、より確実に電子機器の誤動作を
防止することができる。
[Function] In electronic equipment that handles digital data, the present invention samples data on, for example, a data bus or an address bus by a sampling means with a clock that is a predetermined times faster than a first clock for transferring the data. The signal extraction means extracts the data with the most matching values from among the plurality of data thus obtained, and establishes the data as the data of that signal. As a result, even if there is noise on the data bus or address bus and the data value temporarily differs, the correct data obtained by majority vote will be output from the noise removal circuit as the data after noise removal. Malfunctions of electronic equipment can be more reliably prevented.

[実施例] 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図において、−点鎖線ブロックか本発明に関わるノ
イズ除去回路を示す。
In FIG. 1, the dashed-dotted line block indicates the noise removal circuit according to the present invention.

ノイズ除去回路は電子機器の各回路を接続するデータバ
ス上に設りられている。本例においてはデータバスは8
木の信号線からなり8ビツトの情報を伝送するものとす
る。
A noise removal circuit is provided on a data bus that connects each circuit of an electronic device. In this example, the data bus is 8
It is assumed that it consists of a wooden signal line and transmits 8-bit information.

ノイズ除去回路10において、1はクロック発生器4が
発生するクロック(第2クロック)に同期して人力信号
を保持出力するラッチ回路であり、フリップフロップを
用いることができる。このようなラッチ回路が本例にお
いては5個直列にノイズ除去回路10のデータバスの入
力端4に接続されている。
In the noise removal circuit 10, 1 is a latch circuit that holds and outputs a human input signal in synchronization with the clock (second clock) generated by the clock generator 4, and a flip-flop can be used. In this example, five such latch circuits are connected in series to the input end 4 of the data bus of the noise removal circuit 10.

このような複数のラッチ回路はシフトレジスタや直列並
列変換器としてよく知られている。
Such multiple latch circuits are well known as shift registers and serial-to-parallel converters.

各ラッチ回路1の出力は後述の多数決回路2に人力され
、多数決回路2の出力端子がノイズ除去回路10のデー
タバス出力側5に接続されている。
The output of each latch circuit 1 is input to a majority circuit 2, which will be described later, and the output terminal of the majority circuit 2 is connected to the data bus output side 5 of the noise removal circuit 10.

クロック発生器4は5個のラッチ回路1に対して所定の
クロックを供給している。このクロックの周期はラッチ
回路1の個数と対応し、データバス上を伝送されるデー
タ周期より5倍速いクロックとなっている。
A clock generator 4 supplies predetermined clocks to the five latch circuits 1. The period of this clock corresponds to the number of latch circuits 1, and is five times faster than the period of data transmitted on the data bus.

次に多数決回路2について説明する。Next, the majority circuit 2 will be explained.

第2図(A)は3人力信号の値の多数決を出力する多数
決回路の構成を示し、第2図(A)において、データバ
スの中の1 の信号線の信号を第1〜第3のラッチ回路
によりサンプリングした出力信号A、B、Cとして例え
は、ピッド’o”。
Figure 2 (A) shows the configuration of a majority circuit that outputs the majority of the values of three human input signals. In Figure 2 (A), the signal on one signal line in the data bus is For example, the output signals A, B, and C sampled by the latch circuit are pid 'o''.

0′”、°1°°が3入力回路2−10に人力されると
、信号Aと信号Bとを人力するEXOR回路2−1の出
力信号りはパ0°゛、出力信号りの反転入力と信号Aの
アンドを取る論理回路2−2の出力信号Eは0”′が得
られる。またEXOR回路2−1の出力信号りと信号C
を人力するAND回路2−3の出力信号Fは°゛0゛°
が得られる。したがって信号E、Fを人力とするOR回
路2−4の出力信号は°゛0°°となり、信号A、B、
C(”o” 、”o°’、”1”)の多数決として” 
o ”が得られる。
When signals 0''' and 1° are inputted to the 3-input circuit 2-10, the output signal of the EXOR circuit 2-1 which inputs signals A and B becomes 0''' and the inversion of the output signal. The output signal E of the logic circuit 2-2 which ANDs the input and the signal A is 0"'. Also, the output signal of EXOR circuit 2-1 and signal C
The output signal F of the AND circuit 2-3 which manually inputs is °゛0゛°
is obtained. Therefore, the output signal of the OR circuit 2-4 which uses signals E and F manually becomes °゛0°°, and the signals A, B,
As a majority vote of C("o", "o°', "1")"
o” is obtained.

第2図(B)は上述の3人力多数決回路を用いた5入力
回路であり、第1〜第5のラッチ回路1の各出力信号A
−Eの多数決演算を行う論理回路を示す。本回路も第2
図(八)に示す3人力多数決回路と同様にゲート回路を
用いて構成している。
FIG. 2(B) shows a 5-input circuit using the above-mentioned three-man power majority circuit, in which each output signal A of the first to fifth latch circuits 1 is
-E shows a logic circuit that performs majority operation. This circuit is also the second
It is constructed using gate circuits similar to the three-person majority voting circuit shown in Figure (8).

また、本実施例の多数決回路2にはこのような多数決回
路2−10を8個データバスの各信号線に対応させて設
けている。本実施例では3人力多数決回路2−1Oおよ
び5人力多数決回路2−20の構成を示したが、ラッチ
回路1の個数に応じてゲート回路を用いて構成すればよ
いこと勿論である。
Further, the majority circuit 2 of this embodiment is provided with eight such majority circuits 2-10 corresponding to each signal line of the data bus. In this embodiment, the configurations of the three-man power majority circuit 2-1O and the five-man power majority circuit 2-20 have been shown, but it goes without saying that they may be constructed using gate circuits depending on the number of latch circuits 1.

なお、ラッチ回路1の個数が多数有る場合にはリードオ
ンリメモリ(ROM)を用いて多数決演算を行うことも
できる。予めROMのアドレスの値と対応させてこのア
ドレスの各ビット値の多数決の結果を記憶しておく。
Note that when there are a large number of latch circuits 1, a read-only memory (ROM) may be used to perform majority calculation. The majority vote result of each bit value of this address is stored in advance in correspondence with the value of the address of the ROM.

例えば、5ビツトのアドレス“”00001 ”に対す
るメモリ領域にはこのアドレスの各ビットの値の多数決
値として0゛′となる。このROMに上述の第1〜第5
のラッチ回路の出力信号A−Dをアドレス信号として入
力することによりROMの出力が多数決演算の結果とな
る。また、このような多数決回路2の出力をフリップフ
ロップ等によりデータバスの伝送りロック(第1クロッ
ク)と同期させて出力する。
For example, the memory area for the 5-bit address "00001" has a majority value of 0' as the value of each bit of this address.
By inputting the output signals A to D of the latch circuits as address signals, the output of the ROM becomes the result of the majority operation. Further, the output of the majority circuit 2 is output in synchronization with the transmission lock (first clock) of the data bus using a flip-flop or the like.

第3図は第1図に示すノイズ除去回路lOを通用した電
子機器のシステム構成の一例を示す。
FIG. 3 shows an example of a system configuration of an electronic device using the noise removal circuit IO shown in FIG.

第3図において、ノイズ除去回路10はCPU40とイ
ンタフェースなどの人出力デバイス20.30のデータ
バス上に配置されている。なお、人力デバイス20およ
び出力デバイス30とCPU40とを共通バスで接続す
る場合には、CPUの読み出しおよび書き込みのタイミ
ングに応じてCPU40に対する人力信号のノイズを除
去するノイズ除去回路とCPU40からの出力信号のノ
イズを除去するノイズ除去回路を共通バス上で切り換え
接続するようにすればよい。
In FIG. 3, the noise removal circuit 10 is arranged on a data bus between a CPU 40 and a human output device 20, 30 such as an interface. Note that when the human power device 20 and the output device 30 are connected to the CPU 40 by a common bus, a noise removal circuit that removes noise in the human power signal to the CPU 40 according to the read and write timings of the CPU and the output signal from the CPU 40 are connected. What is necessary is to switch and connect the noise removal circuits that remove the noise on the common bus.

CPU40の制御対象デバイス50から人力デバイス2
0を介して出力されたデータに、第4図(A)に示すよ
うに、たとえ部分的にノイズが侵入してきても、ノイズ
除去回路10がCPU40の動作クロックより数倍速い
第4図(B)に示すサンプリングクロックのタイミング
でデータバス入力端DBのデータを時系列的にサンプリ
ングし、サンプリングされたデータの多数決を取ったデ
ータをノイズ除太径のデータとして確立して出力するた
め、このノイズ除去回路の出力は正確なデータを表わす
ことになる。
From the device 50 to be controlled by the CPU 40 to the human powered device 2
Even if noise partially intrudes into the data output through the CPU 40 as shown in FIG. ) The data on the data bus input end DB is sampled in time series at the timing of the sampling clock shown in The output of the cancellation circuit will represent the correct data.

本実施例はノイズ除去回路10をCPU40の入力端や
出力デバイスの入力側に近い位置のデータバスに設置し
ているが、ノイズが誘起されるデータバス上のいずれの
位置にノイズ除去回路を設けてもよい。特に、データバ
スが長くなる場合にはデータバス上の複数の位置に設置
するとよい。この結果、信号送信側から信号受信側まで
の途中のデータバスに誘起されるノイズを除去し、正し
いデータを転送することが可焼となる。
In this embodiment, the noise removal circuit 10 is installed on the data bus at a position close to the input end of the CPU 40 or the input side of the output device, but the noise removal circuit is installed at any position on the data bus where noise is induced. You can. Particularly when the data bus is long, it is preferable to install them at multiple positions on the data bus. As a result, it is possible to remove noise induced in the data bus on the way from the signal transmitting side to the signal receiving side and transfer correct data.

また、本実施例においては、CPU40と人出力デバイ
ス20.30の間に設けているが、クロックに同期して
伝送するデジタル信号を扱う機器、例えばメモリ2カウ
ンタ、レジスタ等に対して本発明を適用することができ
る。
In addition, in this embodiment, the present invention is provided between the CPU 40 and the human output device 20.30, but the present invention can also be applied to equipment that handles digital signals transmitted in synchronization with a clock, such as memory 2 counters, registers, etc. Can be applied.

[発明の効果] 以上、説明したように、本発明によればクロッりに同期
して伝送されるデータバス上のデータをこのクロックよ
り所定倍速いクロックでサンプリング人力し、このサン
プリング人力データの多数決を取る事によりデータを信
号バス上に出力することで、信号バス上にノイズが侵入
しても、ノイズ部分のデータは無視されるので、ノイズ
を取り除くことができる。
[Effects of the Invention] As explained above, according to the present invention, data on a data bus that is transmitted in synchronization with a clock is manually sampled using a clock that is a predetermined times faster than this clock, and the majority decision of this sampled data is performed manually. By outputting data onto the signal bus by taking the signal, even if noise enters the signal bus, the data in the noise portion is ignored, so the noise can be removed.

さらに、本発明はサンプリングデータの多数決により転
送データを確立するので、従来のフィルタ方式のノイズ
除去回路のように、転送信号波形を変形することがない
。さらに従来のシールド方式のノイズ防止装置に比べる
と、本発明はノイズ除去回路をデータバス上に設置すれ
ばよいので、電子機器の回路の製作が容易であるという
効果が得られる。
Furthermore, since the present invention establishes the transfer data by a majority vote of the sampled data, the transfer signal waveform is not deformed unlike the conventional filter type noise removal circuit. Furthermore, compared to conventional shield-type noise prevention devices, the present invention has the advantage that it is easy to manufacture circuits for electronic equipment because it is only necessary to install the noise removal circuit on the data bus.

【図面の簡単な説明】 第1図は本発明実施例の回路構成を示すブロック図、 第2図(A) 、 (B)は本発明実施例の多数決回路
2の構成を示す回路図、 第3図は本発明実施例のノイズ除去回路10の配置を示
すブロック図、 第4図は第1図示のノイズ除去回路10の動作タイミン
グを示すタイミングチャート、 第5図は従来例に・おけるノイズ影響を説明するための
タイミングチャートである。 1・・・ラッチ回路、 2・・・多数決回路、 3・・・データバス人力、 4・・・サンプリングクロック発生器、5・・・データ
バス出力、 10・・・ノイズ除去回路、 20・・・人力デバイス、 30・・・出力デバイス、 40・・・CPU。 50・・・制御対象データバス。
[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a block diagram showing the circuit configuration of an embodiment of the present invention. FIGS. 3 is a block diagram showing the arrangement of the noise removal circuit 10 according to the embodiment of the present invention, FIG. 4 is a timing chart showing the operation timing of the noise removal circuit 10 shown in FIG. 1, and FIG. 5 is the noise influence in the conventional example. 2 is a timing chart for explaining. DESCRIPTION OF SYMBOLS 1...Latch circuit, 2...Majority circuit, 3...Data bus manual operation, 4...Sampling clock generator, 5...Data bus output, 10...Noise removal circuit, 20... - Human power device, 30... Output device, 40... CPU. 50...Controlled data bus.

Claims (1)

【特許請求の範囲】 信号線間に接続されて信号線上に伝送される信号のノイ
ズ除去を行うノイズ除去回路において、 前記信号線上の信号の入出力タイミングに用いる第1ク
ロックより所定倍速い第2クロックを発生するクロック
発生手段と、 該クロック発生手段から発生した前記第2クロックを用
いて前記信号線上の信号を前記第1クロックの周期内で
複数回サンプリングするサンプリング手段と、 該サンプリング手段で複数回サンプリングされた複数信
号の中で一定回数以上一致した信号のみをノイズ除去ず
みの信号として前記信号線の出力側に前記第1クロック
に同期して選択出力する信号抽出手段と を具備したことを特徴とするノイズ除去回路。
[Claims] In a noise removal circuit that removes noise from a signal connected between signal lines and transmitted on the signal line, a second clock that is a predetermined times faster than a first clock used for input/output timing of the signal on the signal line is provided. a clock generating means for generating a clock; a sampling means for sampling a signal on the signal line a plurality of times within a cycle of the first clock using the second clock generated from the clock generating means; and signal extracting means for selectively outputting only signals that match a certain number of times or more out of a plurality of signals sampled twice as noise-removed signals on the output side of the signal line in synchronization with the first clock. Features a noise removal circuit.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098688A (en) * 2006-09-13 2008-04-24 Chiba Univ Semiconductor integrated circuit
JP2009217494A (en) * 2008-03-10 2009-09-24 Lintec Corp Signal line generation circuit, signal line generation method, signal line generation program and communication system
JP2011147678A (en) * 2010-01-22 2011-08-04 Sammy Corp Pinball game machine

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