JPH0126104B2 - - Google Patents
Info
- Publication number
- JPH0126104B2 JPH0126104B2 JP58101100A JP10110083A JPH0126104B2 JP H0126104 B2 JPH0126104 B2 JP H0126104B2 JP 58101100 A JP58101100 A JP 58101100A JP 10110083 A JP10110083 A JP 10110083A JP H0126104 B2 JPH0126104 B2 JP H0126104B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- input
- devices
- output
- channel devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100039372 Calcium uniporter regulatory subunit MCUb, mitochondrial Human genes 0.000 description 1
- 101100290461 Homo sapiens MCUB gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】
(a) 発明の技術分野
複数のチヤネル装置を制御するチヤネル処理装
置におけるチヤネル装置の制御方式に関す。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a channel device control method in a channel processing device that controls a plurality of channel devices.
(b) 技術の背景
最近の入出力装置の高速化に伴い、チヤネル装
置側も入出力装置に見合つたデータ転送能力（特
に総転送能力）を備えることが要求されるように
なつてきた。(b) Background of the Technology As input/output devices have become faster in recent years, channel devices have also been required to have data transfer capabilities (particularly total transfer capabilities) commensurate with the input/output devices.
然し、チヤネル処理装置とメモリ制御ユニツト
間のデータ転送能力として：
チヤネル装置−入出力装置間の転送能力
×総チヤネル装置数
の転送能力を用意することは、システム設計上か
なりの負担になる。 However, providing a data transfer capacity between the channel processing device and the memory control unit as follows: transfer capacity between channel device and input/output device x total number of channel devices places a considerable burden on system design.
又、実際に全チヤネル装置が同時に動作すると
いうことは、確率的に極めて低く、全チヤネル装
置が同時に動作することを想定した設計は現実的
でない。 Furthermore, the probability that all channel devices actually operate simultaneously is extremely low, and a design assuming that all channel devices operate simultaneously is not realistic.
従つて、ハードウエア上接続できるチヤネル装
置を総て接続しても、オーバランの起こり得ない
効果的なチヤネル装置の制御方式が望まれてい
た。 Therefore, there has been a need for an effective channel device control method that does not cause overruns even when all channel devices that can be connected via hardware are connected.
(c) 従来技術と問題点
従来のチヤネル処理装置においては、１つのチ
ヤネル装置の入出力装置との間の転送速度が
3MB／Ｓの時、16個のチヤネル装置を接続して
も、特にハードウエア上の対処をしていなかつた
為、該チヤネル処理装置と主記憶装置（メモリ制
御ユニツト経由とする）との間のデータ転送能力
に制限され、その転送能力が、例えば24MB／Ｓ
の時は最大８チヤネル装置しか接続できないとい
う制限条件を付けるか、入出力装置の若干のオー
バランを覚悟して、８チヤネル装置以上接続した
システムを構成し、オーバランが発生した時には
ソフトウエアで対処せざるを得ない問題があつ
た。(c) Prior art and problems In conventional channel processing devices, the transfer speed between one channel device and the input/output device is
At 3MB/S, even if 16 channel devices were connected, no special hardware measures were taken, so the connection between the channel processing device and the main storage device (via the memory control unit) The data transfer capacity is limited to 24MB/S, for example.
In this case, either set a restriction that only a maximum of 8 channel devices can be connected, or prepare for a slight overrun of input/output devices, configure a system that connects 8 or more channel devices, and use software to deal with overruns when they occur. An unavoidable problem arose.
(d) 発明の目的
本発明は上記従来の欠点に鑑み、チヤネル処理
装置とメモリ制御ユニツト間のデータ転送能力に
応じて、同時に動作できるチヤネル装置の数を制
限することにより、入出力装置におけるオーバラ
ンの発生を事前に防止する方法を提供することを
目的とするものである。(d) Purpose of the Invention In view of the above-mentioned conventional drawbacks, the present invention solves overrun in input/output devices by limiting the number of channel devices that can operate simultaneously according to the data transfer capability between the channel processing device and the memory control unit. The purpose is to provide a method to prevent the occurrence of such problems in advance.
(e) 発明の構成
そしてこの目的は、本発明によれば複数のチヤ
ネル装置を制御するチヤネル処理装置において、
中央処理装置が出す入出力命令により起動される
入出力オペレーシヨンをキユーイングする手段
と、動作中のチヤネル装置の数を計数し保持する
手段と、特定値を設定する手段と、上記動作中の
チヤネル装置の数と上記特定値を比較する手段と
を設け、動作中のチヤネル装置の数が上記特定値
以上にならないように、上記複数のチヤネル装置
を制御する方法を提供することによつて達成さ
れ、同時に動作するチヤネル装置の数が一定値以
上にならないように制御されるので、オーバラン
の発生を事前に防止できる利点がある。(e) Structure of the invention According to the present invention, in a channel processing device for controlling a plurality of channel devices,
means for queuing input/output operations activated by input/output commands issued by a central processing unit; means for counting and maintaining the number of channel devices in operation; means for setting a specific value; This is achieved by providing a means for comparing the number of devices with the specific value, and providing a method for controlling the plurality of channel devices so that the number of channel devices in operation does not exceed the specific value. Since the number of channel devices operating simultaneously is controlled so as not to exceed a certain value, there is an advantage that overruns can be prevented from occurring.
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
図が本発明の一実施例をブロツク図で示した図で
あり、１が本発明の中核となるチヤネル処理装置
（IOP）であつて、マイクロプロセツサー
（MPU）１１、制御メモリ（ROM）１２、ラン
ダムアクセスメモリ（RAM）１３、バスハンド
ラー（BH）１４、アダプター（ADP）１５、デ
ータバス１０で構成されている。２がチヤネル装
置アダプター（CPA）、３が本発明のチヤネル処
理装置が制御の対象とするチヤネル装置（CHE）
で、その下に図示省略した複数個の入出力装置が
接続される。４はメモリ制御ユニツト（MCU）
であつて、中央制御装置（CPU）５とチヤネル
処理装置（IOP）１との間で制御情報の転送制御
を行うMCUA 41と主記憶装置（MS）６とチヤ
ネル処理装置（IOP）１との間でデータの転送制
御を行うMCUB 42とから成つている。(f) Examples of the invention Examples of the invention will be described in detail below with reference to the drawings.
The figure is a block diagram showing one embodiment of the present invention, in which 1 is a channel processing unit (IOP) which is the core of the present invention, a microprocessor (MPU) 11, a control memory (ROM) 12, random access memory (RAM) 13, bus handler (BH) 14, adapter (ADP) 15, and data bus 10. 2 is a channel device adapter (CPA), and 3 is a channel device (CHE) to be controlled by the channel processing device of the present invention.
A plurality of input/output devices (not shown) are connected below it. 4 is the memory control unit (MCU)
The MCUA 41 controls the transfer of control information between the central control unit (CPU) 5 and the channel processing unit (IOP) 1, the main storage unit (MS) 6, and the channel processing unit (IOP) 1. The MCUB 42 controls data transfer between the two.
チヤネル処理装置（IOP）１においてはマイク
ロプロセツサー（MPU）１１がデータバス１０
を通して制御メモリ（ROM）１２よりマイクロ
命令を読み出し、そのマイクロプログラムによつ
て、チヤネル装置アダプター（CPA）２、メモ
リ制御ユニツト（MCU）４１からデータバス１
０を通して入つてくる各種制御情報を読み取り、
必要な処理を行つてから、データバス１０を通し
て一旦ランダムアクセスメモリ（RAM）１３に
蓄積し、所望のチヤネルパルス制御を行うように
している。 In the channel processing unit (IOP) 1, the microprocessor (MPU) 11 connects to the data bus 10.
The micro-instructions are read from the control memory (ROM) 12 through the microprogram, and the data bus 1
Read various control information coming in through 0,
After performing necessary processing, the data is temporarily stored in a random access memory (RAM) 13 via a data bus 10, and desired channel pulse control is performed.
本発明の主眼はランダムアクセスメモリ
（RAM）１３に入出力オペレーシヨンをキユー
イングするキユーメモリと、動作中のチヤネル装
置の数を計数・保持するレジスタを設け、マイク
ロプロセツサー（MPU）１１が中央制御装置
（CPU）５からの入出力命令により、主記憶装置
（MS）６に設けられている入出力装置対応のサ
ブチヤネルを見て、上記キユーメモリ及びレジス
タを制御し、チヤネル装置に対するアクセス制御
をしている所にある。 The main focus of the present invention is to provide a random access memory (RAM) 13 with a queue memory for queuing input/output operations and a register for counting and holding the number of channel devices in operation, and a microprocessor (MPU) 11 for central control. In response to an input/output command from the device (CPU) 5, it looks at the subchannel corresponding to the input/output device provided in the main memory device (MS) 6, controls the queue memory and registers, and controls access to the channel device. It's where you are.
上記サブチヤネルは、前述のように入出力装置
対応に設けられており、その入出力装置が接続さ
れているチヤネル装置（CHE）３の番号、その
入出力装置に対する入出力コマンドアドレス語、
各入出力装置の動作状態を示すステータス等が格
納されており、中央制御装置（CPU）５が実行
する入出力命令によつて、入出力処理が行われる
時、チヤネル処理装置（IOP）１の制御部である
マイクロプロセツサー（MPU）１１によつて、
このサブチヤネルが主記憶装置（MS）６からメ
モリ制御ユニツト（MCU）４２、バスハンドラ
ー（BH）１４を経てチヤネル装置（CHE）３に
送出される。チヤネル装置（CHE）３は該サブ
チヤネル情報を見て、入出力装置３と主記憶装置
６との間でデータ転送を行うように制御される。 The above-mentioned subchannel is provided for each input/output device as described above, and includes the number of the channel device (CHE) 3 to which the input/output device is connected, the input/output command address word for the input/output device,
The status etc. indicating the operating status of each input/output device is stored, and when input/output processing is performed by the input/output command executed by the central control unit (CPU) 5, the channel processing unit (IOP) 1 By the microprocessor (MPU) 11 which is the control unit,
This subchannel is sent from the main storage device (MS) 6 to the channel device (CHE) 3 via the memory control unit (MCU) 42 and the bus handler (BH) 14. The channel device (CHE) 3 is controlled to read the subchannel information and perform data transfer between the input/output device 3 and the main storage device 6.
本発明は、チヤネル処理装置（IOP）１におけ
るマイクロプロセツサー（MPU）１１が、動作
中のチヤネル装置３の数が一定値以上にならない
ように制御する方法に関与している。 The present invention relates to a method for controlling a microprocessor (MPU) 11 in a channel processing device (IOP) 1 so that the number of channel devices 3 in operation does not exceed a certain value.
先ず、中央制御装置（CPU）５からの入出力
命令（SIOF）により、チヤネル処理装置（IOP）
１は主記憶装置（MS）６から当該サブチヤネル
を読み出し、その中に格納されているステータス
を見て、該入出力装置が“使用可能”の状態の
時、コンデイシヨンコード（以下CCという）＝０
を中央制御装置（CPU）５に返送し、ランダム
アクセスメモリ（RAM）１３の中に設けられて
いる入出力オペレーシヨンキユーにキユーイング
を行う。 First, the input/output command (SIOF) from the central control unit (CPU) 5 causes the channel processing unit (IOP) to
1 reads the corresponding subchannel from the main memory (MS) 6, checks the status stored therein, and when the input/output device is in the "available" state, issues a condition code (hereinafter referred to as CC). =0
is returned to the central control unit (CPU) 5 and queued to an input/output operation queue provided in the random access memory (RAM) 13.
若し、上記サブチヤネルのステータスが“動作
中”又は“割り込みペンテイング中”の時はCC
＝２を返送し、“未実装”の時はCC＝３を返送す
る。中央制御装置（CPU）５にCCが返送された
時点で中央制御装置（CPU）５は開放される。 If the status of the above subchannel is “operating” or “interrupt pending”, CC
CC = 2 is returned, and CC = 3 is returned when it is "unimplemented". When the CC is returned to the central control unit (CPU) 5, the central control unit (CPU) 5 is released.
一方チヤネル処理装置（IOP）１は動作中のチ
ヤネル装置の数を計数し、その値がある特定値
〔この値はチヤネル処理装置（IOP）１−メモリ
制御ユニツト（MCU）４間の転送能力に応じて
決まる固定値でも良いし、図示していないサービ
スプロセツサー等から任意に設定できるようにし
ても良い〕を越えないように制御する。即ち、上
記のキユーイング後、後述する計数方法により計
数保持されている動作中チヤネル装置数と特定値
とを比較し、動作中チヤネル装置数が特定値に達
していない場合は直ちにデキユーイングを行い該
当チヤネル装置を動作させ、動作中チヤネル装置
数が特定値に達している場合はデキユーイングを
行わないようにし、その後何れかの動作中のチヤ
ネル装置が空きとなつて動作中チヤネル装置数が
減算された際、上記比較により確認してデキユー
イングを行い該当チヤネル装置を動作させるよう
にして、空きのチヤネルが装置があつても、動作
中チヤネル装置数は特定値を越えないように制御
する。 On the other hand, the channel processing unit (IOP) 1 counts the number of channel devices in operation, and calculates the number to a certain value [this value depends on the transfer capacity between the channel processing unit (IOP) 1 and the memory control unit (MCU) 4]. It may be a fixed value determined depending on the situation, or it may be set arbitrarily from a service processor (not shown), etc.]. In other words, after the above-mentioned queuing, the number of active channel devices counted and held using the counting method described later is compared with a specific value, and if the number of active channel devices does not reach the specific value, dequeuing is immediately performed to determine the applicable number. When the channel devices are operated and the number of channel devices in operation reaches a certain value, dequeueing is not performed, and then any of the channel devices in operation becomes vacant and the number of channel devices in operation is subtracted. In this case, it is confirmed by the above comparison, dequeuing is performed, and the corresponding channel device is operated, and even if there is a device in an empty channel, the number of channel devices in operation is controlled so as not to exceed a specific value.
こうすることによつて、複数個のチヤネル装置
が同時に動作しても、チヤネル処理装置（IOP）
１−メモリ制御ユニツト（MCU）４間の転送能
力以上に転送量が増加することが無い為、入出力
装置においてオーバランが起こることも無く、チ
ヤネル処理装置（IOP）１−メモリ制御ユニツト
（MCU）４−主記憶装置６間の転送量を平均化で
きる。 By doing this, even if multiple channel devices operate simultaneously, the channel processing device (IOP)
Since the transfer amount does not increase beyond the transfer capacity between 1 and memory control unit (MCU) 4, overruns do not occur in input/output devices, and the transfer rate between channel processing unit (IOP) 1 and memory control unit (MCU) does not increase. 4-The amount of transfer between the main storage devices 6 can be averaged.
上記動作中のチヤネル装置の数の計数方法とし
ては、チヤネル処理装置（IOP）１の中のランダ
ムアクセスメモリ（RAM）１３に設けられてい
る計数用のレジスタをマイクロプロセツサー
（MPU）１１が読み出し、以下の条件で＋１、−
１を行つて、元に戻すことによつて行われる。 As a method for counting the number of channel devices in operation, the microprocessor (MPU) 11 uses a counting register provided in the random access memory (RAM) 13 in the channel processing device (IOP) 1. Read, +1, - under the following conditions
This is done by performing step 1 and undoing.
即ち、チヤネル装置を動作中とする条件（＋
１を行う）：
(1) 上記入出力オペレーシヨンキユーからマイク
ロプロセツサー（MPU）１１がデキユーして
空きチヤネル装置に制御を渡す時。 In other words, the conditions for operating the channel device (+
1): (1) When the microprocessor (MPU) 11 dequeues from the above input/output operation queue and passes control to a free channel device.
(2) デイスコネクト型のコマンドチエインでデバ
イスエンドが報告された時。(2) When a device end is reported in a disconnect type command chain.
チヤネル装置の動作中を開放する条件（−１
を行う）：
(1) 入出力オペレーシヨンが終了した時。 Conditions for releasing the operating channel device (-1
(1) When an input/output operation is completed.
(2) 入出力オペレーシヨンが中断した時（デイス
コネクト型のコマンドチエインでチヤネルエン
ドが報告された時等）。(2) When an input/output operation is interrupted (such as when a channel end is reported in a disconnected command chain).
上記デイスコネクト型のコマンドとしては例え
ば、デイスク記憶装置に対するシークコマンドが
あり、デイスク記憶装置がこのシークコマンドを
受けると、すぐチヤネルエンドを報告してチヤネ
ル装置を開放する（従つて、チヤネル装置動作中
の計数は−１となる）。そしてデイスク記憶装置
自身でシーク動作（レコード検索）を行い、シー
ク動作を終了した所でデバイスエンドを返送し、
チヤネル装置は次のチエインされているリード／
ライトコマンドをデイスク記憶装置に送る（従つ
て、チヤネル装置はデバイスエンド報告を受けた
時点で動作中となり、チヤネル装置動作中の計数
は＋１となる）。 An example of the above-mentioned disk connect type command is a seek command to a disk storage device. When the disk storage device receives this seek command, it immediately reports the channel end and releases the channel device (therefore, if the channel device is in operation, The count is -1). Then, the disk storage device itself performs a seek operation (record search), and when the seek operation is completed, the device end is returned,
Channel device connects the next chained lead/
A write command is sent to the disk storage device (therefore, the channel device becomes active when it receives the device end report, and the channel device active count becomes +1).
尚、本発明の一実施例においては、マイクロプ
ロセツサーを用いて制御する方法を示したが、本
発明を実施する場合、この方法に限定されないこ
とは云う迄もない。 In one embodiment of the present invention, a method of controlling using a microprocessor has been shown, but it goes without saying that the present invention is not limited to this method when implementing the present invention.
(g) 発明の効果
以上詳細に説明したように、本発明によれば複
数のチヤネル装置を制御するチヤネル処理装置に
おいて、常に動作中のチヤネル装置の数が一定値
を越えないように制御されているので、メモリ制
御ユニツトとチヤネル処理装置間の転送能力以上
に、転送量が増えることが無く、入出力装置のオ
ーバランを防ぐことができる他、メモリ制御ユニ
ツトとチヤネル処理装置間の転送量を平均化でき
る効果がある。(g) Effects of the Invention As explained in detail above, according to the present invention, in a channel processing device that controls a plurality of channel devices, the number of channel devices in operation is controlled so as not to exceed a certain value. This prevents the transfer amount from increasing beyond the transfer capacity between the memory control unit and the channel processing device, prevents input/output device overruns, and reduces the average transfer amount between the memory control unit and the channel processing device. It has the effect of making it more effective.
図は本発明の一実施例をブロツク図で示した図
である。
図面において、１はチヤネル処理装置（IOP）、
１０はデータバス、１１はマイクロプロセツサー
（MPU）、１２は制御メモリ（ROM）、１３はラ
ンダムアクセスメモリ（RAM）、１４はバスハ
ンドラー（BH）、２はチヤネル装置アダプター
（CPA）、３はチヤネル装置（CHE）、４はメモリ
制御ユニツト（MCU）、５は中央制御装置
（CPU）、６は主記憶装置（MS）をそれぞれ示
す。
The figure is a block diagram showing one embodiment of the present invention. In the drawing, 1 is a channel processing device (IOP),
10 is a data bus, 11 is a microprocessor (MPU), 12 is a control memory (ROM), 13 is a random access memory (RAM), 14 is a bus handler (BH), 2 is a channel device adapter (CPA), 3 4 indicates a channel device (CHE), 4 indicates a memory control unit (MCU), 5 indicates a central control unit (CPU), and 6 indicates a main storage device (MS).
Claims (1)
装置において、 中央制御装置が出す入出力命令により起動され
る入出力オペレーシヨンをキユーイングする手段
と、動作中のチヤネル装置の数を計数し保持する
手段と、特定値を設定する手段と、上記動作中の
チヤネル装置の数と上記特定値を比較する手段と
を設け、 動作中のチヤネル装置の数が上記特定値を越え
ないように、上記キユーイングされた入出力オペ
レーシヨンのデキユーイングを制限することによ
り、上記複数のチヤネル装置を制御することを特
徴とするチヤネル処理装置。[Scope of Claims] 1. In a channel control device that controls a plurality of channel devices, means for queuing input/output operations activated by input/output commands issued by a central control device, and means for queuing the number of channel devices in operation. A means for counting and holding, a means for setting a specific value, and a means for comparing the number of channel devices in operation with the specific value are provided, so that the number of channel devices in operation does not exceed the specific value. A channel processing device controlling the plurality of channel devices by limiting dequeuing of the queued input/output operations.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110083A JPS59225429A (en) | 1983-06-07 | 1983-06-07 | Channel processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110083A JPS59225429A (en) | 1983-06-07 | 1983-06-07 | Channel processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225429A JPS59225429A (en) | 1984-12-18 |
| JPH0126104B2 true JPH0126104B2 (en) | 1989-05-22 |
Family
ID=14291667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110083A Granted JPS59225429A (en) | 1983-06-07 | 1983-06-07 | Channel processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225429A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120328B2 (en) * | 1989-04-27 | 1995-12-20 | 沖電気工業株式会社 | System bus expansion device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719845A (en) * | 1980-07-07 | 1982-02-02 | Fujitsu Ltd | Automatic control system of optimum task multiplicity |
-
1983
- 1983-06-07 JP JP10110083A patent/JPS59225429A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719845A (en) * | 1980-07-07 | 1982-02-02 | Fujitsu Ltd | Automatic control system of optimum task multiplicity |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59225429A (en) | 1984-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5542076A (en) | Method and apparatus for adaptive interrupt servicing in data processing system | |
| US4542457A (en) | Burst mode data block transfer system | |
| US6615305B1 (en) | Interrupt pacing in data transfer unit | |
| US7124207B1 (en) | I2O command and status batching | |
| US6629124B1 (en) | Multimedia data transferring method | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| US5507032A (en) | Multiprocessor I/O request control system forming device drive queue and processor interrupt queue from rows and cells of I/O request table and interrupt request table | |
| JPS5827222A (en) | Status information transfer | |
| JPS58139255A (en) | Data processing system | |
| EP0201567B1 (en) | Flow control between a data terminal and a host computer system | |
| JPH0126104B2 (en) | ||
| JPS6235150B2 (en) | ||
| JP2842639B2 (en) | Data transfer method | |
| JPS59146347A (en) | Communication system between processes | |
| JPH0736820A (en) | I/o controller | |
| JPS5850410Y2 (en) | Interrupt priority controller | |
| JPS58144932A (en) | Data transmission and reception controller having decentralized processing function | |
| JPS63265349A (en) | Data transfer controller | |
| JPS595359A (en) | Queuing method of input/output instruction | |
| JPS595332A (en) | Interruption priority system in magnetic disk subsystem | |
| JPH0831077B2 (en) | Channel path load factor equalization method for I / O subsystem | |
| JPH0148576B2 (en) | ||
| JPS59226925A (en) | Buffer controller | |
| JPH0760418B2 (en) | I / O startup control method | |
| JPH0131224B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |