JPH01244564A - Extended memory transfer/control system - Google Patents
Extended memory transfer/control systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶部と拡張記憶部のデータ転送を行う拡
張記憶転送方式に関し、特に複数プロセッサ間の通信ロ
ック方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an extended storage transfer method for transferring data between a main storage section and an extended storage section, and particularly to a communication locking method between multiple processors.
大規模科学技術計算を実施するスー・ぐ−コンピュータ
では、対象とする問題の規模も大きくなシ。Sue Computer, which performs large-scale scientific and technical calculations, deals with large-scale problems.
必要とするデータのすべてを主記憶装置におくことはむ
ずかしく、このため、主記憶装置と、高速転送が可能で
かつ大容量の拡張記憶装置とを設る拡張記憶転送方式を
採用している。It is difficult to store all of the necessary data in the main memory, so an expanded storage transfer method is used that includes a main storage and a large-capacity expanded storage that is capable of high-speed transfer.
また、演算を高速に実行するために、複数の演算処理装
置を接続して、同時にジョブを実行することで、性能の
向上をはかつている。Furthermore, in order to execute calculations at high speed, performance is improved by connecting multiple processing units and executing jobs simultaneously.
従来、この種の拡張記憶装置を有する情報処理装置では
、複数のプロセツサからのデータ転送要求の競合を制御
するためのロック手段は、主記憶装置上に存在していた
。Conventionally, in information processing apparatuses having this type of expanded storage device, locking means for controlling contention of data transfer requests from a plurality of processors has existed on the main storage device.
しかしながら、」−述した従来の拡張記憶装置が接続さ
れるスー・ぐ−コンビーータにおける拡張記憶転送制御
方式では、複数のプロセツサからの拡張記憶データ転送
要求の制御を行なう通信ロックは、主記憶装置上におか
れているので、高速演算処理装置がベクトル命令を実行
して、主記憶装置に対して、ベクトルデータのロード丑
たはストアを行なって主記憶装置を専制している時や、
入出力処理装置が磁気ディスク装置なとと主記憶装置と
のデータ転送中に、高速演算処理装置又は中央処理装置
が主記憶装置と拡張記憶装置とのデータ転送を行なう為
に主記憶装置」二の通信ロックを読み出す時や、転送が
完了して通信ロックを解除する時に、主記憶装置の専有
が解かれる丑で、その命令の実行を待たされてし丑うた
め、性能が低下するという欠点があった。However, in the extended storage transfer control method in a processor connected to the conventional extended storage device mentioned above, the communication lock that controls extended storage data transfer requests from multiple processors is Because it is stored in
While the input/output processing unit is transferring data between the magnetic disk device and the main storage device, the high-speed arithmetic processing unit or central processing unit transfers data between the main storage device and the expanded storage device. The drawback is that when reading the communication lock of the main memory, or when the communication lock is released after the transfer is completed, the main memory is no longer exclusive, and the execution of the instruction is forced to wait, resulting in decreased performance. was there.
そこで２本発明の技術的課題は、上記欠点に鑑み、主記
憶装置の使用状態に係りなく、データ転送ロックフラグ
にアクセスができ、且つ、そのアクセス時間を短縮でき
る拡張記憶転送制御方式を提供することである。In view of the above-mentioned drawbacks, it is a technical problem of the present invention to provide an extended storage transfer control method that allows access to the data transfer lock flag regardless of the usage state of the main storage device and shortens the access time. That's true.
本発明によれば、システム制御装置と、複数の演算処理
装置と、主記憶装置と、拡張記憶装置とを有する拡張記
憶転送制御方式であって。According to the present invention, there is provided an extended storage transfer control system that includes a system control device, a plurality of arithmetic processing units, a main storage device, and an extended storage device.
前記演算処理装置からデータ転送要求により。In response to a data transfer request from the arithmetic processing unit.
前記主記憶装置と前記拡張記憶装置とのデータ転送を行
なう拡張記憶データ転送制御手段と。extended storage data transfer control means for transferring data between the main storage device and the expanded storage device;
前記システム制御装置内にあって、琲栴横中喜−Ｊ′″
前記複数の演算処理装置が前記拡張記憶データ転送
制御手段へデータ転送要求を送出する前に、他演算処理
装置がデータ転送中の場合は、転送が終了するまでデー
タ転送要求の送出を保留し、データ転送中でない場合は
、自演算処理装置がデータ転送中であるとして、データ
転送要求を送出する通信ロック手段とを有することを特
徴とする拡張記憶転送制御方式が得られる。In the system control device, the
Before the plurality of arithmetic processing units send a data transfer request to the extended storage data transfer control means, if another arithmetic processing unit is transferring data, suspending sending of the data transfer request until the transfer is completed; If the data is not being transferred, the extended storage transfer control system is characterized in that it has a communication locking means that determines that the own processing unit is in the process of data transfer and sends out a data transfer request.
次に本発明の一実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図に示すとおり１本発明の一実施例に係る拡張記憶
転送制御方式を採る情報処理装置は、システム開側ｊ装
置１と、それに接続される入出力処理装置５と１本シス
テム全体の制御を行なう中央処理装置６と、ベクＩ・ル
計算を主体に実施する枚数の高速演算処理装置２〜４と
、中央処理装置６用の主記憶でオペレーティングシステ
ム機能が動作する制御用主記憶装置９と、ベクトル計算
用のベクトルデータや高速演算処理装置２〜４で実行さ
れるユーザプログラムを格納した高速演算処理装置２〜
７Ｉ用の超高速、大容量の演算用主記憶装置７と、拡張
記憶装置８と、中央処理装置６や入出力処理装置５と制
御用主記憶装置９．演算用主記憶装置７とのデータ転送
を制御する制御用データ転送制御回路１１と、複数の高
速演算処理装置２〜４と演算用主記憶装置７．制御用主
記憶装置９とのデータ転送を制御する演算用データ転送
制御回路ｌＯと、拡張記憶装置８と演算用主記憶装置７
．制御用主記憶装置９とのデータ転送をｆｆｊｌＪ御す
る拡張記憶データ転送制御回路１２と、高速演算処理装
置２〜４や中央処理装置６がらのロック命令及びロック
解除命令を受は伺ける通信ロック回路１３とから構成さ
れている。As shown in FIG. 1, an information processing device that adopts an extended storage transfer control method according to an embodiment of the present invention includes a system open side device 1, an input/output processing device 5 connected to it, and a system-wide system. A central processing unit 6 that performs control, a number of high-speed arithmetic processing units 2 to 4 that mainly perform vector I/L calculations, and a main memory for control in which an operating system function operates in the main memory for the central processing unit 6. 9, and high-speed arithmetic processing devices 2 to 4 that store vector data for vector calculations and user programs to be executed by the high-speed arithmetic processing devices 2 to 4.
7I ultra-high-speed, large-capacity calculation main memory 7, expanded storage 8, central processing unit 6, input/output processing unit 5, and control main memory 9. A control data transfer control circuit 11 that controls data transfer with the main storage device 7 for calculations, a plurality of high-speed calculation processing devices 2 to 4, and the main storage device 7 for calculations. An arithmetic data transfer control circuit IO that controls data transfer with the control main memory device 9, an extended storage device 8, and the arithmetic main memory device 7
．． An extended storage data transfer control circuit 12 that controls data transfer with the control main storage device 9, and a communication lock that can receive lock commands and unlock commands from the high-speed arithmetic processing units 2 to 4 and the central processing unit 6. It is composed of a circuit 13.
第２図に示すように２通信ロック回路１３７ｄ。2 communication lock circuit 137d as shown in FIG.
′１′″のとき転送ロック中を ｔｌ Ｑ Ｉ＋のとき
未転送中を表示する転送ロックフラグ２１と、高速演算
処理装置２〜４や中央処理装置６からのロック命令２０
０を受は伺けると、転送ロックフラグ２１によりロック
成功、不成功を判定するロック判定回路２ｏと１ｍピノ
Ｉ・のカランＩ・レジスタ２３を含むプツト゛ロック検
出回路２２とから構成されている。尚、２０１は＋１云
送ロツクフラグ２１を” ｏ ”にするクリア信号であ
る。The transfer lock flag 21 indicates that the transfer is locked when it is '1'' and that the transfer is not yet transferred when it is tl Q I+, and the lock command 20 from the high-speed processing units 2 to 4 and the central processing unit 6
It is comprised of a lock determination circuit 2o which determines lock success or failure based on a transfer lock flag 21 when a 0 is received, and a put lock detection circuit 22 including a 1m Pino I register 23. Note that 201 is a clear signal that sets the +1 transfer lock flag 21 to "o".
次に本実施例の動作について第３図の拡張記憶データ転
送タイムチャートを用いて説明する。Next, the operation of this embodiment will be explained using the extended storage data transfer time chart shown in FIG.
高速演算処理装置２〜４が演算用主記憶装置７と拡張記
憶装置８とのデータ転送を、又は中央処理装置６が制御
用主記憶装置９と拡張記憶装置８とのデータ転送を行な
おうとすると、これら処理装置２〜４，６は９通信ロッ
ク回路１３にロック命令１０１を送出する。If the high-speed arithmetic processing units 2 to 4 transfer data between the main storage device 7 for calculation and the extended storage device 8, or if the central processing unit 6 transfers data between the main storage device 9 for control and the expanded storage device 8, Then, these processing devices 2 to 4 and 6 send a lock command 101 to the 9 communication lock circuit 13.
通信ロック回路１３のロック判定回路２０は。The lock determination circuit 20 of the communication lock circuit 13 is as follows.
ロック命令１０１を受は付けると、転送ロックフラグ２
１がｕＯ”の時は、転送ロックフラグ２１を１″にする
と共に、デッドロック検出回路２２内のセレクタ２４に
ロック判定回路２０からのセレクト信号２０５を与え、
全ビット１１１ ＩＩの入力データ２０７をセレクトさ
せ、カウントレジスタ２３を全ビット″１＃に設定する
。When lock command 101 is accepted, transfer lock flag 2
When 1 is uO'', the transfer lock flag 21 is set to 1'', and the select signal 205 from the lock determination circuit 20 is applied to the selector 24 in the deadlock detection circuit 22.
All bits 111 II input data 207 are selected and count register 23 is set to all bits "1#".
一方、転送ロックフラグ２１がパ１”の時は。On the other hand, when the transfer lock flag 21 is "P1".
転送ロックフラグ２１はｔｌ １ ＋７のままで保持し
。The transfer lock flag 21 is kept at tl 1 +7.
セレクタ２４が、セレクト信号２０５によシ減算器２５
でカウントレジスタ２３の値を−１したデータ２１０を
、セレクトすることによりカウントレジスタ２３の値を
−１する。The selector 24 selects the subtracter 25 based on the select signal 205.
The value of the count register 23 is decremented by 1 by selecting the data 210 with the value of the count register 23 decremented by 1.
そして、命令元の処理装置に、リプライ１０２といっし
ょに転送ロックフラグ２１の値を、ロック判定信号２０
４として送る。Then, the value of the transfer lock flag 21 is sent to the instruction source processing device along with the reply 102 using the lock judgment signal 20.
Send as 4.
この時、演算用主記憶装置７が他の演算処理装置２〜４
のベクトルデータのロード／ストアの為に専有されてい
る場合、又は制御用主記憶装置９が入出力処理装置５に
接続される磁気ディスク装置（図示せず）とのデータ転
送中の場合であっても２通信ロック回路１３はロック命
令１０１を受は付は可能である。At this time, the calculation main memory 7 is connected to the other calculation processing devices 2 to 4.
, or when the control main storage device 9 is in the middle of data transfer with a magnetic disk device (not shown) connected to the input/output processing device 5. However, the second communication lock circuit 13 can receive the lock command 101.
高速演算処理装置２〜４又は中央処理装置６は。The high-speed arithmetic processing units 2 to 4 or the central processing unit 6 are.
通信ロック回路１３からリプライ１０２を受けとると、
ロック判定信号２０４がＬｌ Ｉ ＩＩの時は、ロック
不成功として、再度９通信ロック回路１３にロック命令
１０１を送出し、ロック判定信号２０４が′Ｏ”の時は
ロック成功として、拡張記憶データ転送制御回路１２に
、転送開始アドレス、転送ブロック長などの転送情報を
付してデータ転送命令１０３を送出する。Upon receiving the reply 102 from the communication lock circuit 13,
When the lock judgment signal 204 is Ll I II, it is assumed that the lock is unsuccessful and the lock command 101 is sent again to the 9 communication lock circuit 13, and when the lock judgment signal 204 is 'O'', it is assumed that the lock is successful and the extended storage data is transferred. A data transfer command 103 is sent to the control circuit 12 with transfer information such as a transfer start address and a transfer block length.
拡張記憶データ転送制御回路１２は、データ転送命令１
０３を受けとると、データ転送命令１０３に付された転
送情報によシ、拡張記憶装置８と演算用主記憶装置７又
は、制御用主記憶装置９との高速データ転送を実行する
。その後、指定されたすべてのデータを転送すると、命
令元の処理装置にデータ転送の終了報告１０４を返す。The extended storage data transfer control circuit 12 receives the data transfer command 1
03, high-speed data transfer between the extended storage device 8 and the main storage device for calculation 7 or the main storage device for control 9 is executed based on the transfer information attached to the data transfer command 103. Thereafter, when all the specified data has been transferred, a data transfer completion report 104 is returned to the processing device that issued the instruction.
高速演算処理装置２〜４又は中央処理装置６は。The high-speed arithmetic processing units 2 to 4 or the central processing unit 6 are.
拡張記憶データ転送制御回路１２からデータ転送の終了
報告１０４を受けとると１通信ロック回路１３にロック
解除命令１０５を送出する。通信ロック回路１３は、ロ
ック解除命令１０５を受は付けると、転送ロックフラグ
２１をｔｔ Ｏｎにすると共に、ロック解除終了報告１
０６を命令元の処理装置に返す。Upon receiving a data transfer completion report 104 from the extended storage data transfer control circuit 12, it sends a lock release command 105 to the 1 communication lock circuit 13. When the communication lock circuit 13 accepts the lock release command 105, it turns on the transfer lock flag 21 and sends the lock release completion report 1.
06 is returned to the processing device that issued the instruction.
この時、ロック命令時と同様に、演算用主記憶装置７が
、他の高速演算処理装置２〜４のベクトルデータのロー
ド／ストアの為に専有されている場合、又は、制御用主
記憶装置９が入出力処理装置５に接続される磁気ディス
ク装置（図示せず）とのデータ転送中の場合であっても
１通信ロック回路１３は、ロック解除命令１０５を受は
付は可能である。At this time, as with the lock instruction, if the main memory for calculation 7 is exclusively used for loading/storing vector data of other high-speed processing units 2 to 4, or if the main memory for control Even when the communication lock circuit 13 is in the middle of data transfer with a magnetic disk device (not shown) connected to the input/output processing device 5, the communication lock circuit 13 can receive and receive the unlock command 105.
また、ロックを設定した演算処理装置２〜４が。Further, the arithmetic processing units 2 to 4 that have set the lock.
障害によシシステムから切り離され、ロックされたまま
の状態になった場合には、他の処理装置がデータ転送を
行なう為にロック命令をくり返し。If the system is disconnected from the system due to a failure and remains locked, other processing devices will repeat the lock command in order to transfer data.
２”−１回目のロック命令で、デッドロック検出回路２
２内のカウントレジスタ２１がパ１＃になシ。2”-Deadlock detection circuit 2 at the first lock command
Count register 21 in 2 is set to 1#.
減算器２５の出力２１０が”０″になって零検出回路２
６の出力２１１が” １ ” Ｋなシワロック判定回路
２０よシロノク不成功信号２０３がＩＩ Ｉ ＩＩにな
ると２割込回路２７は、命令元の処理装置にデッドロッ
ク割込信号２１２を送出する。The output 210 of the subtracter 25 becomes "0" and the zero detection circuit 2
When the wrinkle lock determination circuit 20 whose output 211 of 6 is "1" K and the white lock failure signal 203 becomes II III II, the 2 interrupt circuit 27 sends a deadlock interrupt signal 212 to the instruction source processing device.
処理装置は、デッドロック割込信号２１２を受は付ける
と、ロック解除命令を送出して、転送ロックフラグ２１
を強制的に′０＃にした後、ロック命令を行なう。When the processing device accepts the deadlock interrupt signal 212, it sends a lock release command and sets the transfer lock flag 21.
After forcibly setting it to '0#, a lock command is executed.
は下企日
〔発明の効果〕
以上説明したように２本発明は、複数のプロセノザが主
記憶装置と拡張記憶装置とのデータ転送を行なう時の競
合制御の為のデータ転送ロックフラグを、システム制御
装置内に置くことにより。[Effects of the Invention] As explained above, the present invention provides a data transfer lock flag for controlling contention when multiple processors transfer data between the main storage device and the expanded storage device. By placing it within the control device.
主記憶装置の使用状態にかかわりなく、データ転送ロッ
クフラグにアクセスができ、かつ、従来の主記憶装置上
にデータ転送ロックフラグを直ぐ場合に比べて、アクセ
ス時間を短かくできるという効果がある。The data transfer lock flag can be accessed regardless of the usage status of the main storage device, and the access time can be shortened compared to the conventional case where the data transfer lock flag is placed immediately on the main storage device.
第１図は本発明の実施例を示すブロック図、第２図は第
１図の通信ロック回路１３のブロック図。
第３図は拡張記憶データ転送のタイムチャートである。
■・・・システム制御装置、２〜４・・・高速演算処理
装置、５・・入出力処理装置、６・・・中央処理装置。
７・・・演算用主記憶装置、８・・拡張記憶装カー、９
・・・制御用主記憶装置、１０・・・演算用データ転送
制御回路、１１・・・制御用データ転送制御回路、１２
・・拡張記憶データ転送制御回路、１３・・・通信ロッ
ク回路、２０ ・ロック判定回路、２１・・・転送ロ
ックフラグ、２２・・・デッドロック検出回路。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram of the communication lock circuit 13 of FIG. 1. FIG. 3 is a time chart of extended storage data transfer. ■ System control device, 2 to 4 high-speed arithmetic processing device, 5 input/output processing device, 6 central processing unit. 7... Main memory for calculation, 8... Expansion storage car, 9
. . . Main memory for control, 10 . . . Data transfer control circuit for calculation, 11 . . . Data transfer control circuit for control, 12
. . . Extended storage data transfer control circuit, 13 . . . Communication lock circuit, 20 ・Lock determination circuit, 21 . . . Transfer lock flag, 22 . . . Deadlock detection circuit.
Claims (1)
憶装置と、拡張記憶装置とを有する拡張記憶転送制御方
式であって、 前記演算処理装置からのデータ転送要求により、前記主
記憶装置と前記拡張記憶装置とのデータ転送を行なう拡
張記憶データ転送制御手段と、前記システム制御装置内
にあって、前記複数の演算処理装置が前記拡張記憶デー
タ転送制御手段へデータ転送要求を送出する前に、他演
算処理装置がデータ転送中の場合は、転送が終了するま
でデータ転送要求の送出を保留し、データ転送中でない
場合は、自演算処理装置がデータ転送中であるとして、
データ転送要求を送出する通信ロック手段とを有するこ
とを特徴とする拡張記憶転送制御方式。[Scope of Claims] 1. An extended storage transfer control system comprising a system control device, a plurality of arithmetic processing units, a main storage device, and an extended storage device, the method comprising: , an extended storage data transfer control means for transferring data between the main storage device and the extended storage device; and an extended storage data transfer control means in the system control device in which the plurality of arithmetic processing units transfer data to the extended storage data transfer control means. Before sending a request, if another processing unit is transferring data, the sending of the data transfer request is suspended until the transfer is completed, and if the other processing unit is not transferring data, the own processing unit is transferring data. As,
1. An extended storage transfer control method comprising: communication lock means for sending a data transfer request.
Priority Applications (6)
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| JP63069871A JP2621315B2 (en) | 1988-03-25 | 1988-03-25 | Information processing device |
| AU31696/89A AU614044B2 (en) | 1988-03-25 | 1989-03-23 | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| US07/329,274 US5163144A (en) | 1988-03-25 | 1989-03-27 | System for releasing access status of an extended buffer memory from a deadlock state after a predetermined number of locked-out access requests |
| CA000594844A CA1317681C (en) | 1988-03-25 | 1989-03-28 | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| DE68927747T DE68927747T2 (en) | 1988-03-25 | 1989-03-28 | Locking circuit for an extended buffer memory |
| EP89105439A EP0343343B1 (en) | 1988-03-25 | 1989-03-28 | Lock circuit for extended buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069871A JP2621315B2 (en) | 1988-03-25 | 1988-03-25 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244564A true JPH01244564A (en) | 1989-09-28 |
| JP2621315B2 JP2621315B2 (en) | 1997-06-18 |
Family
ID=13415286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Also Published As
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| JP2621315B2 (en) | 1997-06-18 |
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