JPH01243619A - 基本論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、インバータ回路やＮＯＲ回路などの基本論理
回路に関するものである。

〈従来の技術〉 従来よりＦＥＴ（電界効果トランジスタ）、特にガリウ
ム・ヒ素・金属−半導体ＦＥＴ（ＧａＡｓＭＥＳＦＥＴ
　）を用いた高速論理回路として、ＧａＡｓＭＥＳＦＥ
Ｔの高速性や低消費電力性を生かしたものが数多く提案
されてきている。

そのような高速論理回路は、ファンイン・ファンアウト
の小さな条件下においては、シリコンバイポーラ（Ｓｉ
バイポーラ）素子を用いたＥＣＬ（Ｅｍｉｔｔｅｒ　Ｃ
ｏｕｐｌｅｄ　Ｌｏｇｉｃ）などの論理回路に比較して
、非常に高速でかつ消費電力が低いという性能を有する
。しかしながら、数百ゲート以上のＭＳＩＣ中規模集積
回路）程度の論理回路を構成した場合には、期待される
ほど高性能とはならない。

これは、Ｓｉバイポーラ素子の負荷駆動能力が素子電流
（コレクタ電流）にほぼ比例するのに対し、ＧａＡｓＭ
ＥＳＦＥＴのそれは素子電流（ドレイン電流）の％乗に
比例するにす′ぎず、ｉ″′負荷駆動能力についてはＧ
ａＡｓＭＥＳＦＥＴの方が劣っており、多数の負荷が接
続された場合にその動作速度の劣化が大きいことに起因
する。

この対策として、論理回路内にソース・フォロア回路に
よるバッファを備えるようにして、負荷駆動能力を大き
くすることが従来より行われており、それはたとえばＢ
ＦＬ　（Ｂｕｆｆｅｒｅｄ　ＦＥＴＬｏｇｉｃ　）回路
、５ＢＦＬ（Ｓｕｐｅｒ　　ＢｕｆｆｅｒＦＥＴ　Ｌｏ
ｇｉｃ）回路などの基本論理回路において行われている
。

第６図はＢＦＬ回路１を示す電気回路図である。

ＢＦＬ回路１に用いられるＦＥＴは全てＮチャネルであ
る。

第６図において、入力端子Ｔ１にはハイレベルまたはロ
ーレベルの入力信号Ｖｉｎが与えられ、この入力信号は
ＦＥＴ（以下、トランジスタと称する）Ｑｌのゲート端
子に与えられる。トランジスタＱ１のソース端子は接地
され、そのドレイン端子はトランジスタＱ２のソース端
子およびトランジスタＱ８のゲート端子に接続される。

トランジスタＱ２のゲート端子とソース端子とは短絡さ
れる。またトランジスタＱ２．ＱＢのそれぞれのドレイ
ン端子には正の電圧Ｖｄｄが与えられる。

トランジスタＱ８のソース端子は、ダイオードＤＩ、Ｄ
２．Ｄ８を介して出力端子Ｔ２およびトランジスタＱ４
のドレイン端子に接続される。トランジスタＱ４のゲー
ト端子とソース端子とは短絡され、ソース端子には負の
電圧Ｖｓｓが与えられる。

上記のＢＦＬ回路ｌにおいてトランジスタＱ２は負荷と
して設けられ、トランジスタＱ４は定電流源として設け
られる。また、ダイオードＤ１゜Ｄ２．ＤＢはトランジ
スタＱ８のソース端子にあられれる電位を、出力信号と
して適当なレベルに下げる目的で投げられる。

入力端子Ｔ１に与えられる入力信号Ｖｉｎがハイレベル
のとき、トランジスタＱ１は導通しそのドレイン端子に
あられれる電位はローレベルとなる。し九がって、トラ
ンジスタＱ８のゲート端子にはローレベルの信号が与え
られ、該トランジスタＱ８は遮断され、出力端子Ｔ２に
導出される出力信号Ｖｏｕｔはローレベルになる。

入力端子ＴＩに与えられる入力信号ｖｉｎがローレベル
のトｆｉ、）ランジスタＱ１は遮断され、そのドレイン
端子にはハイレベルの電位があられれる。したがって、
トランジスタＱ８のゲート端子にはハイレベルの信号が
与えられて該トランジスタＱ８が導通し、出力端子Ｔ２
に導出される出力信号Ｖｏｕｔはハイレベルとなる。

すなわち、ＢＦＬ回路ｌにおいて、トランジスタＱｌ、
Ｑ２はインバータ部を構成し、トランジスタＱｌ、Ｑ４
およびダイオードＤ　１．　Ｄ２．　Ｄａはソースフォ
ロア回路によるバッファ部を構成している。

またＢＦＬ回路１においては、トランジスタＱｌ、Ｑ２
．Ｑ８．Ｑ４はデプレッション形のＦＥＴが用いられ、
したがって製造上容易でありまた各トランジスタの特性
のばらつきに対しても強いという特徴を有している。

第７図は５ＢＦＬ回路によシ構成されたＮＯＲ回路２の
電気回路図である。入力端子Ｔ８．Ｔ４にはそれぞれに
ハイレベルまたはローレベルの入力信号Ａ、Ｂが与えら
れる。入力端子Ｔ８ＶＣ与えられた入力信号Ａはトラン
ジスタＱ５．Ｑ６のそれぞれのゲート端子に与えられる
。トランジスタＱ５のソース端子は接地され、そのドレ
イン端子はトランジスタＱ７のソース端子、およびトラ
ンジスタＱ８のゲート端子に接続される。トランジスタ
Ｑ６のソース端子は接地され、そのドレイン端子は出力
端子Ｔ５に接続される。

入力端子Ｔ４に与えられた入力信号ＢはトランジスタＱ
９．ＱＩＯのそれぞれのゲート端子に与見うれる。トラ
ンジスタＱ９のソース端子は接地され、そのドレイン端
子はトランジスタＱ７のソース端子、およびトランジス
タＱ８のゲート端子に接続すれる。トランジスタＱＩＯ
のソース端子は接地され、そのドレイン端子は出力端子
Ｔ５に接続される。

トランジスタＱ７はそのゲート端子とソース端子とが短
絡され、そのドレイン端子には正の電圧Ｖｄｄが与えら
れる。またトランジスタＱ８はそのドレイン端子には電
圧Ｖｄｄが与えられ、そのソース端子は出力端子Ｔ５に
接続される。

上記ＮＯＲ回路２において、トランジスタＱ５、Ｑ６．
Ｑ９．ＱＩＯはＮチセネルのエンノ１ンスメント形のＦ
ＥＴとされ、トランジスタＱ７．Ｑ８はＮチャネルのデ
プレッション形のＦＥＴとされる。また、トランジスタ
Ｑ５．Ｑ７．Ｑ９がインバータ部を構成し、トランジス
タＱ　６．　Ｑ８．　ＱＩＧがバッファ部を構成してい
る。

入力端子Ｔ８に与えられる入力信号Ａが／）イレベルで
あると、トランジスタＱ５．Ｑ６は導通しローレベルで
あるとトランジスタＱ５．Ｑ６は遮断される。同様に、
入力端子Ｔ４に与えられる入力信号Ｂがハイレベル／ロ
ーレベルであるトキ、トランジスタＱ９．ＱＩＯは導通
／遮断される。

トランジスタＱ８はトランジスタＱ５．Ｑ９のうち、少
なくとも一方が導通しているときには、そのゲート端子
にローレベルの信号が与えられて遮断され、トランジス
タＱ５．Ｑ９の両方が遮断されているときにはそのゲー
ト端子にハイレベルの信号が与えられて導通する。

出力端子Ｔ５に導出される出力信号に下１はトランジス
タＱ８が導通しているときにはハイレベルとなる。また
、トランジスタＱ８が遮［れているときには、トランジ
スタＱ５．Ｑ９のうち少なくとも一方が導通しており、
したがってトランジスタＱ６．ＱＩＯのうち少なくとも
一方は導通しているので、出力端子Ｔ５に導出される出
力信号Ａ十Ｂはローレベルとなる。

このようにしてＮＯＲ回路２においては、トランジスタ
Ｑ８とトランジスタＱ６．ＱＩＧとがプブシュ・プル動
作され、負荷駆動能力が高められテイル。ま之エンハン
スメント形のＦＥＴを用いることによって、ＤＣＦＬ　
（Ｄｉｒｅｃｔ　ＣｏｕｐｌｅｄＦＥＴ　Ｌｏｇｉｃ　
）回路程度の低消費電力が実現されている。

〈発明が解決しようとする問題点〉 しかしながら上記した第６図に示されるＢＦＬ回路１は
、トランジスタＱＢ、Ｑ４などで構成される８７７１部
の消費電力が大きく、高集積化には適さない。また第７
図に示される５ＢＦＬ回路によって構成されたＮ０Ｒｕ
路２においては、多入力の回路を構成する場合に、入力
数（ファンイン）を１つ増すごとに、インバータ部とバ
ッファ部とにそれぞれＦＥＴを１個ずつ増設しな行れば
ならず、高集積化の妨げとなる。さらに、１つの入力信
号が２個のＦＥＴのゲート端子に与えられるので、ＦＥ
Ｔ２個分のゲート容量の入力容量を有することとなって
、多入出力構成の場合に、負荷が大きくなってしまう欠
点がある。

このような従来の問題点を解決するため、本出願人は先
に特願昭６２−２５０２４４ｒ基本論理回路」として「
ゲート端子が入力端子となる第１のＦＥＴとそのＦＥＴ
のドレイン端子と第１の電源間に接続された第１の負荷
素子から成るインバータ部と、ゲート端子と上記のイン
バータ部の出力端子が接続され、かつ、ドレイン端子が
上記の第１の電源に接続される第２のＦＥＴと、１個ま
たは複数個のレベルシフトダイオードと、ソース端子が
第２の電源に接続された第８０ＦＥＴを直列に接続して
成るバッファ部の２部で構成されている基本論理回路に
おいて、第１０ＦＥＴのソース端子と第８のＦＥＴのゲ
ート端子が接続され、かつ、第１のＦＥＴのソース端子
と第８の電源との開に第２の負荷素子を備えることによ
シ、上記の８７７１部をプッシュプル動作させるように
成した基本論理回路」を提案している。

本出願人が先に提案した基本論理回路は上記のようにバ
ッファ付基本論理回路において、バッファ部をプッシュ
プル動作させることにより、低消費電力としながら負荷
の電流駆動能力を高め、かつプッシュプル用の信号を基
本論理回路内部で発生させる構造とすることによって集
積化を高めるようになしたものであるが、第１．第２及
び第８の電源を必要とし、その結果、更なる嵩集積化が
困難であった。

本発明は上記の点に鑑みて創案されたものであり、上記
した問題点を解決し、高速で負荷駆動能力が高く、低消
費電力を実現し、更には単一電源化を図った高集積化に
有利な基本論理回路を提供することを目的としている。

く問題点を解決する几めの手段〉 上記の目的を達成するため、本発明の基本論理回路は、
直列または並列のいずれかに接続された複数個の電界効
果トランジスタまたは単一個の電界効果トランジスタの
いずれかを含み、該トランジスタのゲート端子が入力端
子となシ、ドレイン側と第１の電源間に接続された第１
の負荷素子かうするインバータ部と、ゲート端子が上記
のインバータ部の出力端子に接続され、ドレイン端子が
上記の第１の電源に接続された第１の電界効果トランジ
スタ、及びゲート端子が上記のインバータ部を構成する
トランジスタのソース側に接続されソース端子が第２の
電源に接続された第２の電界効果トランジスタを直列接
続してなる８１７１部と、上記のインバータ部のソース
側と第２の電源間に接続された第２の負荷素子とを備え
、上記のバッファ部をプッシュプル動作させ、上記の第
１及び第２の電界効果トランジスタの間から出力を取り
出すように構成している。

く作　用〉 上記のように構成することにより、バッファ部をプッシ
ュプル動作させることが出来、また８１７１部の第１．
第２の電界効果トランジスタの各ゲートへはいずれかに
低レベルの信号が入力されることになシ、バブフ７部の
電流が制限され、バッファ部での電力消費が抑えられる
。また本発明ニアっては各電界効果トランジスタのスレ
ブシュホールド電圧を適当な値とすることにより単一電
源化が可能となる。

〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例である基本論理回路１１の電
気回路図である。基本論理回路１１において用いられる
ＦＥＴ（以下、トランジスタと称する）はＮチャネルで
ある。

第１図において、入力端子Ｔｉｔにはハイレベルまたは
ローレベルの入力信号Ｖｉｎが与えられる。この入力信
号Ｖｉｎはインバータ部を構成するトランジスタＴｒｉ
のゲート端子に与えられる。

トランジスタＴｒｉのドレイン端子には、負荷素子Ｌ１
を介して第１の電源である正の電圧Ｖｄｄが与えられ、
上記のドレイン端子は第１の電界効果トランジスタであ
るトランジスタＴｒ２のゲート端子に接続される。トラ
ンジスタＴｒｉのソース端子は負荷素子Ｌ２を介して第
２の電源として零電位に接地され、またこのソース端子
は第２の電界効果トランジスタであるトランジスタＴｒ
８のゲート端子に接続される。トランジスタＴｒｉを含
んで入力部が構成される。

ここで、本出願人が先に提案した元本論理回路にあって
は、トランジスタＴｒｉのソース端子には負荷素子Ｌ２
を介して負の電圧Ｖｐｄが与えられていたｒ本発明の実
施例にあっては、トランジスタＴｒｉ、’ｒｒｓ’Ｒび
Ｔｒ８の各スレブシュホールド電圧を略等しくすること
により、更により好まシくハトランジスタＴｒ２のスレ
ブシュホールド電圧を、本出願人が先に提案した基本論
理回路の実施例のものの値よりも零ポルトに近いデブレ
ブシュンモードＦＥＴにすることによすＶｐｄ−０とす
ることが出来、単一電源化を図っている。

トランジスタＴｒ８のソース端子は第２の電源としての
零電位に接地され、また、ドレイン端子は出力端子Ｔ１
２に接続される一方、１個まｔは複数個のダイオードＤ
ｌｌ、Ｄ１２．・・・を介してトランジスタＴｒ２のソ
ース端子に接続サレる。

トランジスタＴｒ２のドレイン端子には第１の電源とし
ての電圧Ｖｄｄが与えられる。

入力端子Ｔｌｌに与えられる入力信号Ｖｉｎがローレベ
ルのトキ、トランジスタＴｒｉは遮断すれ、該トランジ
スタＴｒｉのドレイン端子には電圧Ｖｄｄ　（ハイレベ
ル）があられれ、そのソース端子には接地電位（ローレ
ベル）が現われる。

したがって、トランジスタＴｒ２は導通シ、トランジス
タＴｒ８は遮断される。このとき、出力端子Ｔ１２には
ダイオードＤｌｌ、Ｄ１２．・・・によってレベルが調
整された出力信号Ｖ；″ｔが、ハイレベルの信号として
導出される。なお、この場合出力レベルが適正であるな
らば、これらのダイオードＤｌｌ、Ｄ１２．・・・は特
に必要としない。

入力端子Ｔｌｌに与えられる入力信号Ｖｉｎがハイレベ
ルのとき、トランジスタＴｒｉは導通し該トランジスタ
Ｔｒｉのト°レイン端子には、電圧Ｖｄｄから負荷素子
Ｌ１による電圧降下分だけ低い電位（ローレベル）があ
られれ、そのソース端子には、負荷素子Ｌ２による電圧
降下分だけ接地電位よりも高い電位（ハイレベル）があ
られれる。

したがって、トランジスタＴｒ２は遮断され、トランジ
スタＴｒ８は導通する。このとき、出力端子Ｔ１２に導
出される出力信号Ｖｏｕｔはローレベルとなる。

基本論理回路１１においては、負荷素子Ｌｌ、トランジ
スタＴ　ｒ　１　、負荷素子Ｌ２を含んでインバータ部
が構成され、トランジスタＴｒ２．Ｔｒ８ダイオードＤ
ｌｌ、Ｄ１２・・・を含んで８１７１部が構成されてい
る。前述のようにバッファ部においては、トランジスタ
Ｔｒ２．Ｔｒ８がプツシニブル動作される。これによっ
て１次段に接続される負荷を効率良く駆動することを可
能としている。

また、バフフ７部のトランジスタＴｒ２．Ｔｒ８は、い
ずれζ一方が遮断され、したがって、バッファ部の電流
が制限されて、バッファ部における電力消費が抑えられ
、さらにノイズマージンを大きく設計することが可能と
なる。

バッファ部のトラン７ジスタＴｒ８のゲート端子には、
トランジスタＴｒｌと負荷素子Ｌ２によって構成される
ソースフォロア回路からの信号が与えられ、したがって
、基本論理回路１１の入力容量はＦＥＴ１個分のゲート
容量となる。これによって、ファンインを増加すること
による速度劣化が抑制される。

さらに、後述のようにＮＯＲ回路やＮＡＮＤ回路などを
構成する場合に、増設されるＦＥＴはフン レイン当り１個であり、高集積化に有利である。

第２図は負荷素子Ｌ１の一例を示しており、第８図は負
荷素子Ｌ２の一例を示している。すなわち、負荷素子Ｌ
１としては抵抗、ゲート端子とソース端子とが短絡され
ｔデブレフション形のＦＥＴなどが適用され、負荷素子
Ｌ２としては抵抗、ゲート端子とソース端子とが短絡さ
れたＦＥＴ、ゲート端子とドレイン端子とが短絡された
ＦＥＴ、ダイオードなどが適用される。

第４図は、基本論理回路１１を応用したＮ　Ａ　ＮＤ回
路１２の電気回路図である。このＮＡＮＤ回路１２は負
荷素子Ｌ１としてゲート端子とソース端子とが短絡され
たトランジスタ（ＦＥＴ）Ｔｒｉを用い、負荷素子Ｌ２
としてダイオードＤｐｄを用いて、二人力のＮＡＮＤ回
路を構成したものである。第４図中において、第１図に
示した基本論理回路１１と同等の機能を有するものには
、同一の参照符が付される。入力端子Ｔ１８．Ｔ１４に
対応してトランジスタＴｒ１８．Ｔｒ１４が設けられる
。トランジスタＴｒ１８はそのドレイン端子がトランジ
スタＴｒｉのソース端子およびトランジスタＴｒ２のゲ
ート端子に接続され・る。また、トランジスタＴｒ１ｇ
のソース端子は、トランジスタＴｒ　１４のドレイン端
子に接続され、トランジスタＴｒ１４のソース端子は、
−例としてダイオードＤｐｄおよびトランジスタＴｒ８
のゲート端子に接続される。ＮＡＮＤ回路１２において
は直列に接続されるトランジスタＴｒ　１　Ｂ、　Ｔｒ
ｉ　４を含んで入力部が構成されている。

したがって、トランジスタＴｒ　１８とトランジスタＴ
ｒ　１４とが同時に導通した場合に、トランジスタＴｒ
　１　Ｂのドレイン端子にはローレベル、トランジスタ
Ｔｒ　１４のソース端子にはハイレベルの電位があられ
れる。このとき、トランジスタＴｒ２は遮断され、トラ
ンジスタＴｒ８は導通し出力端子Ｔ１５に導出される出
力信号Ａ７Ｂはローレベルとなる。すなわち、入力端子
７１８と入力端子Ｔ１４とに与えられる入力信号Ａ、Ｂ
がいずれもハイレベルであるとき、出力端子Ｔ１５に導
出される出力信号Ａ、−Ｂはローレベルとなることにな
る。

トランジスタＴｒｌＪＴｒ１４の少なくとも一方が遮断
されると、トランジスタＴｒ　１　Ｂのドレイン端子に
はハイレベル、トランジスタＴｒｉ　４のソース端子に
はローレベルの電位があられれる。

このときトランジスタＴｒ２は導通し、トランジスタＴ
ｒ８は遮断され、出力端子Ｔ１５に導出される出力信号
Ａｘ−Ｂはハイレベルとなる。すなわち、入力端子Ｔ１
８．Ｔ１４に与えられる入力信号Ａ、Ｂの少なくとも一
方がローレベルであるとき、出力端子Ｔ１５に導出され
る出力信号ＡＸ−Ｂはハイレベルとなる。

第５図は、基本論理回路１１を応用したＮＯＲ回路１８
の電気回路図である。このＮＯＲ回路１８は負荷素子Ｌ
ｌ、Ｌ２としてはそれぞれ、ソース・ゲート間を短絡し
たＦＥＴ、　　ドレイン・ゲート間を短絡したＦＥＴを
用いている。

第５図中において、第４図に示したＮＡＮＤ回路１２と
同等の機能を有するものには同一の参照符が付される。

入力端子Ｔ１６．Ｔ１７．Ｔ１８に対応してトランジス
タＴｒ　１６．　Ｔｒ　１７．　Ｔｒ　１８が設けられ
る。トランジスタＴｒ１６．Ｔｒ１７．Ｔｒ１８のそれ
ぞれのドレイン端子は、トランジスタＴｒノのソース端
子およびトランジスタＴｒ２のゲート端子に接続され、
またそれぞれのソース端子は、この場合、ドレイン・ゲ
ート間を短絡したトランジスタＴｒｐおよびトランジス
タＴｒ８のゲート端子に接続される。すなわち、トラン
ジスタＴｒ１６．Ｔｒ１７．Ｔｒ１８は並列に接続され
て、入力部を構成しており、後述するＦＥＴパラメータ
、電源電圧を用いて構成した場合においては、適正な出
力レベルが得られるため、ダイオードは不必要となる。

トランジスタＴｒ　１６．　Ｔｒ　１７．　Ｔｒ　１８
がいずれも遮断されると、トランジスタＴｒ２のゲート
端子にはハイレベルの信号が与えられて、該トランジス
タＴｒ２は導通し、トランジスタＴｒ８はそのゲート端
子にローレベルの信号が与えられて遮断される。したが
って出力端子Ｔ１９に導出される出力信号Ａ＋Ｂ＋Ｃは
ハイレベルとなる。

トランジスタＴｒ１６．Ｔｒ１７．Ｔｒ１８の少なくと
もいずれか１つのトランジスタが導通すると、トランジ
スタＴｒ２はそのゲート端子にローレベルの信号が与え
られて遮断され、トランジスタＴｒ８はそのゲート端子
にハイレベルの信号が与えられて導通する。したがって
、出力端子Ｔ１９に導出される出力信号Ａ＋Ｂ＋Ｃはロ
ーレベルとなる。

すなわち、入力端子Ｔ１６．Ｔ１７．Ｔ１８にそれぞれ
与えられる入力信号Ａ、Ｂ、Ｃがいずれもローレベルの
場合にだけ、出力信号Ａ十Ｂ＋Ｃはハイレベルとなシ、
その他の場合には出力信号Ａ十Ｂ十Ｃはローレベルとな
る。

以上のようにＦＥＴを直列に接続して、ＮＡＮＤ回路が
得られ、ＦＥＴを並列に接続してＮＯＲ回路が得られる
。このとき、ファンインを１つ増スごとに増設されるＦ
ＥＴは１個となる。

本発明者は、第１図に示した基本論理回路１１において
、トランジスタＴｒｉ及びＴｒ２としてゲート幅Ｗｇ−
１０（μ講）、しきい値電圧ｖｔｈ−−０，１（Ｖ）の
ものを、トランジスタＴｒ　８としテＷｇ−８０（／１
ｓａ）％Ｖｔｈ−−０．１　（Ｖ）　Ｏものを用い、負
荷素子Ｌ１としてソース端子とゲート端子とを短絡した
ＦＥＴ（Ｗｇ＝ｔ５（μ馬）。

Ｖｔｈ−−０，５（Ｖ））を、負荷素子Ｌ２としてドレ
イン端子とゲート端子とを短絡したＦＥＴ（Ｗｇ　−１
５（＃１ｌＩ）、　　Ｖｔｈ−−０，５（Ｖ）　）を用
いて回路構成を具体的に行なった。この場合、出力レベ
ルが適正であるため、ダイオードＤ１１゜Ｄ１２．・・
・等は必要ではなく、また各ＦＥＴ〜上記した各値にな
るように選定して作製したものを採用することにより、
単一電源化が実現された。

なお、用いられるＦＥＴは全てＮチャネルであシ、チャ
ネル層はＳｉのイオン注入によって形成されている。ま
た電圧Ｖｄｄは２．０（Ｖ）として、基本論理回路１１
を奇数個リング状に接続してすング発振器を構成して、
その特性を調べ念結果、ゲート当りの伝播遅延時間τｐ
ｄ　−８５（ピコ秒）、消費電力Ｐ−１，１（ミリワッ
ト）となり、ファンアウト当りでｐｄ＝１１（ピコ秒）
、ファンイン当りτｐｄコ８（ピコ秒）、ノイズマージ
ンが０．８５（Ｖ）となった。すなわち、充分に高速性
を保ちかつ、ノイズマージンが大きく低消費電力の基本
論理回路１１が実現された。

なお、上記各実施例においては、第１及び第２の電源と
してそれぞれＶｄｄ、０（Ｖ）を用いた例を説明したが
、本発明はこれに限定されるものではなく、例えばそれ
ぞれ０　（Ｖ）、−Ｖｄｄあるいは％Ｖｄｄ、−％Ｖｄ
ｄ等のように設定しても回路的に何ら変化もなく同様に
実施することが出来ることは言うまでもない。

〈発明の効果〉 以上のように本発明に従えば、高速で、負荷駆動能力が
高く、低消費電力、単一電源動作を実現し、高集積化に
有利な基本論理回路を実現することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例である基本論理回路１１の電
気回路図、第２図は負荷素子Ｌ１の一例を示す図、第８
図は負荷素子Ｌ２の一例を示す図、第４図は基本論理回
路１１を応用して構成されたＮＡＮＤ回路１２の電気回
路図、第６図は基本論理回路１１を応用して構成された
ＮＯＲ回路１８の電気回路図、第６図は凸型的な従来技
術の基本論理回路であるＢＦＬ回路１の電気回路図、第
７図はやはり凸型的な従来技術の基本論理回路である５
ＢＦＬ回路を応用して構成されたＭｔ）Ｒ回路２の電気
回路図である。 １１・・・基本論理回路、１２・・・ＮＡＮＤ回路。 １Ｂ−ＮＯＲ回路、Ｔｒｉ、Ｔｒ２．Ｔｒｙ、ＴｒｌＢ
、Ｔｒｉ４．Ｔｒｉ６．Ｔｒｉ７．Ｔｒｉ８．Ｔｒｉ。 Ｔ　ｒ　ｐ　−−−）ランジスク（ＦＥＴ）、Ｌｌ、Ｌ
２・・・負荷素子、Ｄｐｄ・・・ダイオード、Ｖｄｄ・
・・第１の電源。 代理人　弁理士　杉　山　毅　至（他１名）１１１３１
ｉ！！１ 第５図

Claims (1)

1. 【特許請求の範囲】 １、直列または並列のいずれかに接続された複数個の電
   界効果トランジスタまたは単一個の電界効果トランジス
   タのいずれかを含み、該トランジスタのゲート端子が入
   力端子となり、ドレイン側と第１の電源間に接続された
   第１の負荷素子からなるインバータ部と、 ゲート端子が上記インバータ部の出力端子に接続され、
   ドレイン端子が上記第１の電源に接続された第１の電界
   効果トランジスタ、及びゲート端子が上記インバータ部
   を構成するトランジスタのソース側に接続され、ソース
   端子が第２の電源に接続された第２の電界効果トランジ
   スタを直列接続してなるバッファ部と、 上記インバータ部のソース側と第２の電源間に接続され
   た第２の負荷素子と を備え、上記バッファ部をプッシュプル動作させ、上記
   第１及び第２の電界効果トランジスタの間から出力を取
   り出すようになしたことを特徴とする基本論理回路。