JPH01237732A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）産業上の利用分野 この発明は、ＣＰＵで指定可能なメモリ空間を超えるメ
モリバンクを備えた制御装置に関し、さらにブリフェッ
チ機能を備えた制御装置に関する（ｂ）従来の技術 制御装置にあっては、制御対象の多機能化および接続さ
れる入出力機器の増加に伴い制御プログラムの容量も増
加する。この制御プログラムの容量の増加によるＲＯＭ
の大型化に伴ってＣＰＵを高性能化（ビット数の増加に
よるＣＰＵのメモリ空間の増大）することはコストの上
昇を招来する。そこで第６図に示すように複数のＲＯＭ
を備えるとともに、このＲＯＭのそれぞれに独立した制
御プログラムを記憶させておき、バンク切換により実行
すべき動作モードに係るプログラムを記憶したＲＯＭを
ＣＰＵに選択的に接続し、ＣＰＵの高性能化にともなう
コスト上昇を防止するようにしたものがあった。

一方、ＣＰＵの処理速度を早めるために、それぞれ実行
中のアドレスおよび次のアドレスを記憶する２つのレジ
スタを割り当て、一つのアドレスの命令の実行前後に次
のアドレスに記憶されてシ）る命令をレジスタに格納す
るブリフェッチを行うようにしたものもある。

（Ｃ）発明が解決しようとする課題 しかしながら、上記のようなバンク切換機能とブリフェ
ッチ動作機能とがあるものでは、各バンクメモリ別に異
なったモードのプログラムが配置されている場合、命令
実行中にモード変更が行われると、バンク切換時に既に
バンク切換前のブリフェッチ動作が完了しているために
、そのブリフェッチした命令を無効にしてしまわなけれ
ばプロき グラムの暴走え生じる問題があった。

この発明の目的は、動作モード切換時にブリフェッチ用
のレジスタをクリアした状態でＣＰＵがアクセスすべき
プログラムを記憶したメモリバンクを選択できるように
し、ＣＰＵのメモリ空間を上回る大きさの複数のメモリ
バンクを備えた場合にもＣＰＵにブリフェッチを行わせ
ることができ、ＣＰＵ自身の性能を上げずに処理速度を
上昇できる制御装置を提供することにある。

（ｄ）課題を解決するための手段 この発明の制御装置は、ＣＰＵで指定されるアドレスが
互いに同一である共通アドレスエリアを有するとともに
、各エリアにそれぞれ独立した動作モードのプログラム
を記憶し、大きさの和がＣＰＵで指定可能なメモリ空間
以上である複数のメモリバンクと、 複数のメモリバンクのうちＣＰＵがアクセスすべきメモ
リバンクを選択するメモリバンク選択スイッチと、 を設けたことを特徴とする。

また、上記の共通アドレスのエリアを有するとともに、
各エリアにそれぞれ主動作モードおよび割込動作モード
のプログラムを記憶し、大きさの和がＣＰＵで指定可能
なメモリ空間以上であるメインメモリバンクおよびサブ
メモリバンクを備え前記メインメモリバンクが、サブメ
モリバンクとアドレスが同一でない独立アドレスエリア
に、割込動作開始時にＣＰＵがアクセスすべきサブメモ
リバンクを選択する命令を記憶したことを特徴とする。

（ｅ）作用 この発明においては、複数のメモリバンクのそれぞれは
共通アドレスのエリアにそれぞれ独立した動作モードの
プログラムを記憶している。この複数のメモリバンクの
うちＣＰＵがアクセスすべきメモリバンクはメモリバン
ク選択スイッチにより選択でき、ＣＰＵはこのメモリバ
ンク選択スイッチにより選択されたメモリバンクからプ
ログラムを読み出す。したがって、一方のメモリバンク
に、−旦電源をオフしたのちに実行されるプログラム、
例えばメンテナンスモード実行用プログラムが記憶され
ているようにしておけば、電源オフ時に次に実行すべき
動作モードのプログラムを記憶しているメモリバンクを
メモリバンク選択スイッチにより選択することによって
、次に電源がオンされたとき電源オフ前に実行していた
前回の動作モードのブリフェッチ命令がクリアされてい
るから、ＣＰＵは選択されたメモリバンクから実行すべ
き動作モードの命令のみ読み出し、別の動作モードに係
るブリフェッチ命令が実行されることがない。このため
、ＣＰＵが命令のブリフェッチを行う場合にも実行すべ
き動作モードに係る命令に対してのみ行われる。

複数のメモリバンクが、主動作モードのプログラムを記
憶したメインメモリバンクと、割込動作モードのプログ
ラムを記憶したサブメモリバンクとで構成されている場
合においては、サブメモリバンクとアドレスが同一でな
い（独立アドレス）メインメモリバンクのエリアに、割
込動作においてＣＰＵがサブメモリバンクからプログラ
ムを読み出すように切り換える命令が記憶されている。

したがって、メインメモリバンクに記憶されている主動
作モードのプログラムの実行中に割込動作モードへの変
更が指定されると、上記独立アドレスのエリアにおいて
サブメモリバンクの選択にかかる命令が実行され、この
後にサブメモリバンクに記憶されている割込動作モード
のプログラム実行に移行する。また、一般に割込動作開
始時にはＣＰＵのレジスタは退避されるため、ＣＰＵが
割込前に命令のプリフェッチを行っていても、割込動作
モード設定の直前にブリフェッチされた主動作モードの
命令を記憶したレジスタの内容も退避されるため、この
プリフェッチされていた命令が割込動作モードへの変更
後に実行されることがない。

（ｆ）実施例 第１図は、この発明の実施例である制御装置のブロック
図である。

ＣＰＵＩにはＲＯＭａ　２およびＲＯＭｂ３が接続可能
にされている。ＲＯＭａ　２およびＲＯＭｂ３にはそれ
ぞれチップセレクト端子Ｃ８１およびＣ３２が備えられ
ており、このチップセレクト端子Ｃ３ＩおよびＣ３２の
いずれかがＣＰＵＩの出力端子ｌ１０１およびスイッチ
ＳＷＩの状態に応じてＮＡＮＤ素子４およびＮＯＴ素子
５．６によりセレクトされ、ＲＯＭａ’ｌまたはＲＯＭ
ｂ３のいずれかが選択的にＣＰＵＩに接続される。この
スイッチＳＷＩがこの発明のメモリバンク選択スイッチ
である。また、ＣＰＵＩ内に割り当てられた２つのレジ
スタＲ１，Ｒ２は、レジスタＲ１は実行中の命令を記憶
し、レジスタＲ２は次に実行する命令を記憶するブリフ
ェッチ用のレジスタである。

第２図（Ａ）および（Ｂ）は、上記制御装置のＣＰＵに
接続されるＲＯＭａおよびＲＯＭｂのメモリアドレス配
置図である。

ＲＯＭａ　２のアドスは第２図（Ａ）にされる。

すなわち、５ｏｏｏｏ〜＄０ＦＦＦまでのアドレスはＩ
ｌｏに割り当てられており、＄１０００〜＄　Ｉ　ＦＦ
ＦまでのアドレスはＲＡＭに割り当てられている。この
ＩｌｏおよびＲＡＭには上記スイッチＳＷＩの状態に無
関係に常時アクセス可能である。さらに＄２０００〜＄
ＦＦＦＦまでのアドレスがＲＯＭａに割り当てられてお
り、通常の勅ように＄８０００〜＄ＦＦＦＦまでのアド
レスにＲＯＭｂが割り当てられており、メンテナンスモ
ードに係るプログラムが記憶されている。なお、ＲＯＭ
ａ　’ｌの＄２０００〜＄７ＦＦＦまテニハメンテナン
スモード時にも使用されるサブルーチンが格納されてお
り、メンテナンスモード時にもこのサブルーチンが使用
される。以上のように本実施例では、＄８０００〜５Ｆ
ＦＦＦまでが２つのメモリバンクの共通アドレスとなり
、５ｏｏｏ。

〜＄７ＦＦＦまでがＲＯＭａ　２の独立アドレスとなる
。

以上の構成により第３図に示すように、ＣＰＵ１の出力
端子ｌ１０１およびスイッチＳＷｌの状態に応じてＲＯ
Ｍａ　２またはＲＯＭｂ　３の何れかが有効にされる。

すなわち、出力端子１１０１が”Ｌ”状態ではスイッチ
ＳＷＩのオン／オフに係わらずチップセレクト端子Ｃ３
Ｉがセレクトされ、ＣＰＵ１にはＲＯＭａ２が接続され
る。また、出力端子１１０１が”Ｈ”状態にある場合に
おいｆ！　て、スイッチＳＷＩがオフされているときは
ＲＯＭａ２が選択され、スイッチＳＷＩがオンされると
ＲＯＭｂ３が選択される。ＣＰＵＩは＄２０００〜＄７
ＦＦＦまでのアドレスを読み出す場合には出力端子１１
０１を”Ｌ”状態にしており、＄２０００〜＄　７　Ｆ
ＦＦまでのアドレスについてはスイッチＳＷ１のオン／
オフ状態に係わらず常にＲＯＭａ２が選択される。一方
、ＣＰＵＩは＄８０００以降のアドレスを読み出す場合
に出力端子１１０１を１Ｈ”にする。この場合にはスイ
ッチＳＷ１のオン／オフ状態に影響を受けてＲＯＭａ２
またはＲＯＭｂ３のいずれかが選択される。なお、ＲＯ
Ｍａ　２を選択しようとするときにはＣＰＵ１は出力端
子１１０１を”Ｌ”に設定してもよい。この場合にはス
イッチＳＷＩに無関係にＲ０Ｍａ２が選択される。

以上のように構成された制御装置を複写機に適用すると
、通常の複写モードの動作に係るプログラムをＲＯＭａ
　２に記憶し、−旦電源をオフにして再びオンしてから
実行するモード、例えば、メンテナンスモードにおける
プログラムをＲＯＭ　ｂ３に記憶する。そして、通常時
にスイッチＳＷＩをオフしてお（と、通常の複写モード
実行時にＣＰＵＩが＄８０００〜＄ＦＦＦＦのアドレス
を読み出す場合には、スイッチＳＷ１がオフされている
ことからＲＯＭａ　２が選択される。なお、このとき出
力端子１１０１を′″Ｌ”に設定しておくとスイッチＳ
ＷＩの状態は無関係である。一方メンテナンスモードの
実行前の電源オフ時（例えばジャムが発生して紙の取除
作業を行っているとき）にスイッチＳＷＩをオンすると
、メンテナンスモード時にＣＰＵＩが＄８０００〜＄Ｆ
ＦＦＦのアドレスを読み出す場合には、出力端子ｌ１０
１が３Ｈ″に設定され、且つスイッチＳＷＩがオンされ
ていることからＲＯＭｂ３が選択される。

また、スイッチＳＷＩがオン／オフされる場合には、即
ちメンテナンスモードに移る場合には複写機の電源が必
ず切断されるため、ｃｐｕｔのレジスタＲ１，Ｒ２がク
リアされる。例えば通常の複写モードにおいてｌ９００
０のアドレスが実行されている場合には、ＣＰＵＩのレ
ジスタＲ１にはｌ９０００の命令が記憶されており、レ
ジスタＲ２にはｌ９００１の命令がプリフェッチされて
いる。ここでメンテナンスを必要するトラブルが発生し
た場合には、複写機の電源が切断されたのちにスイッチ
ＳＷＩがオンされる。これによってＣＰＵＩのレジスタ
Ｒ１，Ｒ２がクリアされ、次の電源オン時にレジスタＲ
２にプリフェッチされていたＲＯＭａ２のｌ９００１の
命令が実行されることがな（、ＣＰＵの暴走を防止でき
る。

なお１本実施例ではスイッチＳＷＩをオンして電源を投
入すると、ＣＰＵＩはＲＯＭｂ３の＄ＦＦＦＥのアドレ
スに格納されているリセットベクタをまず読み込み、そ
のベクタのアドレスのリセット処理から動作を開始する
。こののち、ＣＰＵＩが３８０００〜＄ＦＦＦＦまでの
アドレスを読み出す場合にはＲＯＭｂ　３が選択され、
メンテナンスモードが実行される。この場合においても
ＣＰＵ１が＄２０００〜＄７ＦＦＦまでのサブルーチン
を読み出す場合にはＲＯＭａ　２が選択される。

なお、上記の構成で、電源がオンされている状態ではス
イッチＳＷｌを操作することができないようにロック手
段を設けてもよい。

以上の構成においてＲＯＭａ　２に記憶されているプロ
グラムが主動作モードのプログラムであり、ＲＯＭｂ３
に記憶されているプログラムが割込動作モードのプログ
ラムである場合には、ＣＰＵ１は電源がオンされたとき
常にＲＯＭａ　２に記憶されている主動作モードのプロ
グラムを実行する。そして、第４図に示すセンサ５ｌ−
３ｎなどを接続した割込コントローラ１６からｌ１０２
に割込要求信号が入力されたとき、ＲＯＭｂ３に記憶さ
れている割込動作モードのプログラムを実行する。具体
的には、割込要求信号を受けたＣＰＵ　１はその時点で
実行中の主動作モードの処理を終了したのち、ＲＯＭａ
　２のｌ２０００に設定されている割込ベクタを読み込
み、そのアドレスから第５図のフローチャートに示す割
込処理を開始する、すなわち、ＣＰＵＩはレジスタの内
容を一時退避したのち（ｎｌ）　、ｌ１０６を“Ｈ”に
する（ｆ１２）、ＣＰＵＩの１１０６はＮＡＮＤゲート
１４に接続されている。また、ＣＰＵＩが＄８０００以
降のアドレスを指定した際に“Ｈ”状態になるアドレス
バスＡ１５の状態がＮＡＮＤゲート１４に入力されてい
る。

この後ＣＰＵＩはｌ８０００をサブルーチンコールし、
割込コントローラ１６からｌ１０３〜■１０５に入力さ
れるデコード信号に基づいてＲＯＭｂ３に記憶されてい
る割込動作モードのプログラムにしたがって処理を実行
する。第４図から明らかなように出力端子ｌ１０６が”
Ｈ″で、且つＡ１５がＨ”のとき（３８０００以降のア
ドレスのとき）にはＲＯＭｂ３が選択される。このよう
にして割込動作モードの処理が終了すると、ｌ１０６が
Ｌ″にされ（ｎ４）、さらにレジスタを復帰して（ｎ５
）中断された主動作モードの処理を再開する。

上記の動作で主動作モードを実行しているときにレジス
タＲ２にブリフェッチさている命令は、割込処理時に当
然行われるようにｎｌで一旦退避されるため、ｎ３での
割込動作モード実行時に上記のブリフェッチ命令の実行
がない、このブリフェッチ命令はｎ５でレジスタ復帰し
た段階で有効なものとなる。したがって、プログラムの
暴走が生じない。

以上のように＄８０００〜＄ＦＦＦＦにおいてアドレス
が同一であるＲＯＭａ　２およびＲＯＭｂ３を備え、Ｒ
ＯＭａ　２に主動作モードプログラムを記憶し、ＲＯＭ
ｂ３に割込動作モードのプログラムを記憶している場合
には、ＲＯＭｂ　３のアドレスと同一でないＲＯＭａ　
２のエリア即ち、独立アドレスのエリアに、割込動作モ
ード時にＣＰＵ１がアクセスすべきとしてＲＯＭｂ３を
選択する命令（ｎ２）を記憶しておくことにより、ＣＰ
Ｕ１のメモリ空間を増加することな（、例えばＣＰＵ１
を１６ビツトＣＰＵにすることなく　ＣＰＵ　１がアク
セス可能なメモリ容量を増量できる。また、一般に割込
動作開始時にはＣＰＵＩ内のレジスタは一時退避される
ため、ＣＰＵＩがブリフェッチを行う場合であっても、
割込要求信号の入力とともにブリフェッチ用のレジス多
Ｒ２の内容も退避されるため、割込動作の開始後に主動
作モード主 時にブリフェッチされた手動作モードの命令が実行され
ることがな（、ＣＰＵＩの暴走を招（ことがない。

以上のように構成された制御装置を複写機に適用する場
合において、ＲＯＭｂ３に記憶する割込動作モードのプ
ログラムとしてジャム検知にかかるプログラムを記憶す
ると、複写機内に複数設けられた用紙センサの状態に応
じて割込コントローラ１６から割込要求信号およびデコ
ード信号をＣＰＵＩに入力し、用紙の搬送状態に応じて
ジャム検知動作を実行させることができる。このように
すればＣＰＵＩのメモリ空間を増加することなく実行可
能な機能を増加することができ、ＣＰＵの性能向上を図
らなくてもブリフェッチ動作とメモリ空間の増加を実現
できる。

（勢発明の効果 この発明によれば、複数のメモリバンクのそれぞれに独
立した動作モードが記憶され、メモリバンク選択スイッ
チの操作によりＣＰＵがアクセスすべきメモリバンクが
選択されるため、ＣＰＵが実行すべき動作モードがメモ
リバンク選択スイッチにより選択される。この場合にお
いてメモリバンク選択スイッチの操作を電源切断時にお
いてのみ実行するかまたは有効にすることによって、Ｃ
ＰＵが有するレジスタがクリアされたのちにＣＰＵがア
クセスすべきメモリバンクが切り換えられるため、ＣＰ
Ｕが命令のブリフェッチ機能を有する場合においても前
回実行中の動作モードにおいてプリフェッチされた命令
が新たに設定された動作モードにおいて実行されること
がな（、ＣＰＵの暴走を防止することができる。

これによって、機能の増加に伴う処理プログラムの増大
に対処してＣＰＵで指定可能なメモリ空間以上のプログ
ラムを複数のメモリバンクに分割して記憶させておき、
必要なプログラムを記憶したメモリバンクのみを選択す
ることによってＣＰＵのビット数増大に伴うコストの上
昇を防止できるとともに、ブリフェッチ機能を使用する
こともできる。

また、複数のメモリバンクが主動作モードのプログラム
を記憶したメインメモリバンクと割込動作モードのプロ
グラムを記憶したサブメモリバンクとにより構成されて
いる場合においては、サブメモリバンクとアドレスが同
一でないメインメモリバンクのエリアに記憶されている
メモリバンクの切換動作にかかる命令を実行させること
により、割込動作モード設定時にサブメモリバンクに記
憶されている割込動作モードにかかるプログラムを確実
に実行することができ、ＣＰＵのメモリ空間を増加する
ことなくサブメモリバンクに機能を追加することができ
るから、コストアップを防止できる。この場合において
割込動作開始時にはＣＰＵのレジスタが退避されるため
、ＣＰＵがプリフェッチを行う場合であっても主動作モ
ード実行中にブリフェッチされた命令も退避され、割込
動作実行時に主動作モードにかかる命令が実行されると
いったことがない。

【図面の簡単な説明】

第１図は請求項１の発明の実施例である制御装置のブロ
ック図、第２図（Ａ）および（Ｂ）は同制御装置の一部
を構成する２つのＲＯＭのそれぞれのアドレス配置図、
第３図は同制御装置における２つのＲＯＭの選択状態を
示す図である。第４図は請求項２の発明の実施例である
制御装置のブロック図、第５図は同制御装置の一部を構
成するＣＰＵの処理手順の要部を示すフローチャートで
ある。また、第６図は従来の制御装置の構成を示すブロ
ック図である。 １−ＣＰＵ。 ２−　ＲＯＭ　ａ　。 ３−ＲＯＭｂ。 ５Ｗｌ−スイッチ（メモリバンク選択スイッチ）。

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵで指定されるアドレスが互いに同一である
   エリアを有するとともに、各エリアにそれぞれ独立した
   動作モードのプログラムを記憶し、大きさの和がＣＰＵ
   で指定可能なメモリ空間以上である複数のメモリバンク
   と、 複数のメモリバンクのうちＣＰＵがアクセスすべきメモ
   リバンクを選択するメモリバンク選択スイッチと、 を設けたことを特徴とする制御装置。
2. （２）ＣＰＵで指定されるアドレスが互いに同一である
   エリアを有するとともに、各エリアにそれぞれ主動作モ
   ードおよび割込動作モードのプログラムを記憶し、大き
   さの和がＣＰＵで指定可能なメモリ空間以上であるメイ
   ンメモリバンクおよびサブメモリバンクを備え、 前記メインメモリバンクが、サブメモリバンクとアドレ
   スが同一でないエリアに、割込動作開始時にＣＰＵがア
   クセスすべきサブメモリバンクを選択する命令を記憶し
   たことを特徴とする制御装置。