JPH01227522A - Ｍｏｓｆｅｔの駆動方法 - Google Patents
Ｍｏｓｆｅｔの駆動方法Info
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- JPH01227522A JPH01227522A JP63053371A JP5337188A JPH01227522A JP H01227522 A JPH01227522 A JP H01227522A JP 63053371 A JP63053371 A JP 63053371A JP 5337188 A JP5337188 A JP 5337188A JP H01227522 A JPH01227522 A JP H01227522A
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- 230000007423 decrease Effects 0.000 claims description 10
- 238000013459 approach Methods 0.000 abstract description 3
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯＳＦＥＴの駆動方法にかかわり、詳しくは
ＭＯＳＦＥＴのスイッチング時の電流・電圧の立上がり
を抑制し、サージ電圧・ノイズの低減を図ったＭＯ８Ｆ
Ｅ″「の駆動方法に間する。
ＭＯＳＦＥＴのスイッチング時の電流・電圧の立上がり
を抑制し、サージ電圧・ノイズの低減を図ったＭＯ８Ｆ
Ｅ″「の駆動方法に間する。
（従来技術及び発明が解決しようとする課題）従来スイ
ッチング素子には、スイッチング時のサージ電圧の低減
を目的として、遮断する部分に抵抗、コンデンサの直列
回路あるいはダイオードと抵抗の並列回路とコンデンサ
との直列回路からなるスナバ回路を接続していた。
ッチング素子には、スイッチング時のサージ電圧の低減
を目的として、遮断する部分に抵抗、コンデンサの直列
回路あるいはダイオードと抵抗の並列回路とコンデンサ
との直列回路からなるスナバ回路を接続していた。
〜１０８ Ｆ Ｅ Ｔはゲート駆動が容易で、スイッチ
ングスピードが速いため、大Ｗ１１の素子が安価に供給
されるようになり最近は盛んに使われるようになった。
ングスピードが速いため、大Ｗ１１の素子が安価に供給
されるようになり最近は盛んに使われるようになった。
ＭＯＳ Ｆ Ｅ Ｔはスイッチングスピードが速いため
高周波で使用することが多く、スナバ回路の損失が大き
くなるばかりでなく、熱の放散ヤスナバ回路の部品寸法
も大きくなるという問題があった。
高周波で使用することが多く、スナバ回路の損失が大き
くなるばかりでなく、熱の放散ヤスナバ回路の部品寸法
も大きくなるという問題があった。
史に、前述したようにＭ ＯＳ Ｆ Ｅ ”ｒはスイッ
チングスピードが速いためｄｖ／ｄｔ、旧、’ｄｔが大
きくサージ電圧やノイズ発生などの問題があり、通常ゲ
ートに抵抗を接続して使用する。
チングスピードが速いためｄｖ／ｄｔ、旧、’ｄｔが大
きくサージ電圧やノイズ発生などの問題があり、通常ゲ
ートに抵抗を接続して使用する。
本発明は上記問題点に鑑み、ＭＯＳＦＥＴのゲート駆Ｉ
ｌｌ′ｒｉ流を制御することにより、スイッチング・ス
ピードを制御し、電圧・電流の立上がり＋Ｉｖ／ｄｔ、
旧／ｄｔを抑制しスナバ回路を省略あるいは小形化した
ＭＯＳ Ｆ Ｅ １の駆動［ｏ１路を提供することを目
的とする。
ｌｌ′ｒｉ流を制御することにより、スイッチング・ス
ピードを制御し、電圧・電流の立上がり＋Ｉｖ／ｄｔ、
旧／ｄｔを抑制しスナバ回路を省略あるいは小形化した
ＭＯＳ Ｆ Ｅ １の駆動［ｏ１路を提供することを目
的とする。
（課題を解決するだめの手段）
本発明は上記の目的を達成するために、ＭＯＳトＥ丁を
絶縁して駆動するゲート駆動回路において、オフ状態に
ある前記ＭＯ８Ｆ Ｅ Ｔのゲート電圧が、スレッシ１
ホールド電圧に達するまでは、ゲート駆？ＪＪ電流を大
きくして急激に上昇させ、前記ゲート電圧がスレッシュ
ホールド電圧に達した債は小さな定ｍ流で駆動し、前記
￥ＯＳ Ｆ Ｅ １−が導通を開始し、ドレイン・ソー
ス間電圧が減少し、第１の設定電圧まで下がった後再び
前記ゲート駆ＩＩＪｍ流を太き（し、ゲート電圧を急激
に上昇させ、前記〜１０ＳＦＥ１を飽和させることを特
徴とするＭＯＳＦＥＴの駆動方法を要旨とし、ＭＯ８Ｆ
ト１のゲート駆動電流を制御するようにしたものである
。
絶縁して駆動するゲート駆動回路において、オフ状態に
ある前記ＭＯ８Ｆ Ｅ Ｔのゲート電圧が、スレッシ１
ホールド電圧に達するまでは、ゲート駆？ＪＪ電流を大
きくして急激に上昇させ、前記ゲート電圧がスレッシュ
ホールド電圧に達した債は小さな定ｍ流で駆動し、前記
￥ＯＳ Ｆ Ｅ １−が導通を開始し、ドレイン・ソー
ス間電圧が減少し、第１の設定電圧まで下がった後再び
前記ゲート駆ＩＩＪｍ流を太き（し、ゲート電圧を急激
に上昇させ、前記〜１０ＳＦＥ１を飽和させることを特
徴とするＭＯＳＦＥＴの駆動方法を要旨とし、ＭＯ８Ｆ
ト１のゲート駆動電流を制御するようにしたものである
。
（実施例）
以下、回向に沿って本発明の実施例について説明する。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうろこと
は言うまでもない。
脱しない範囲で種々の変更あるいは改良を行いうろこと
は言うまでもない。
まず、実施例を説明する前にＭＯＳＦＥＴの動作につい
て説明する。
て説明する。
第３図はＭＯ８ＦＥＩ〜を定電流で駆動した時のゲート
チャージ特性である。図において１．より定′Ｆｉ流を
ゲートに流し込むと、ｔｌでゲート電圧Ｖ ｇｇがスレ
ッシュホールド電圧に達しドレイン電流１ｃｌが流れ始
める。そして１２でドレイン電流１、、が所定の値に達
すると、ドレイン・ソース間電圧Ｖｄｎ（以下ドレイン
電圧という。）が下がり始める。この時ドレインよりゲ
ートへ帰還がかかり、ミラー効果によりゲーＩ−電圧は
平坦になる。
チャージ特性である。図において１．より定′Ｆｉ流を
ゲートに流し込むと、ｔｌでゲート電圧Ｖ ｇｇがスレ
ッシュホールド電圧に達しドレイン電流１ｃｌが流れ始
める。そして１２でドレイン電流１、、が所定の値に達
すると、ドレイン・ソース間電圧Ｖｄｎ（以下ドレイン
電圧という。）が下がり始める。この時ドレインよりゲ
ートへ帰還がかかり、ミラー効果によりゲーＩ−電圧は
平坦になる。
そしてｔ３でｔｌ Ｖ 、、’ （ｌ ｔが小さくなる
とゲート電圧Ｖｇ−は−５−たたび上昇し、ドレイン電
圧Ｖａは緩やかに飽和する。なお、オフは全く逆をたど
る。
とゲート電圧Ｖｇ−は−５−たたび上昇し、ドレイン電
圧Ｖａは緩やかに飽和する。なお、オフは全く逆をたど
る。
以上のことから本発明は、ｔ１〜ｔ３の間の駆Ｖｔｔ流
を小さくすることにより、ｄｉ／ｄｔ、 ｄｖ／ｄｔを
制御する。なお、１．〜ｔ１は無駄時間となり、ｔ３よ
り債は損失となるので、駆ｖＪ電流を大きくし、時間短
縮を図る。
を小さくすることにより、ｄｉ／ｄｔ、 ｄｖ／ｄｔを
制御する。なお、１．〜ｔ１は無駄時間となり、ｔ３よ
り債は損失となるので、駆ｖＪ電流を大きくし、時間短
縮を図る。
次に第１図は本発明の一実施例の回路図で、第２図は第
１図の動作を説明する波形図であり、以下図を参照して
説明する。
１図の動作を説明する波形図であり、以下図を参照して
説明する。
図においてＰＴＩはオンパルス伝達用パルストランスで
、オン期間の微分パルスを伝達する。１゜でｐＨよりオ
ンパルスが印加されると、逆バイアスされているＭＯＳ
ＦＥＴ−のゲートに、ツェナーダイオードｌ旧を介して
ＭＯ８ＦＥ１のゲートへ大きな電流が流れ込む。この時
オフパルス伝達用パルスｉ・ランスＰＩ２への回り込み
はトランジスタｌＲ１１で防ぐ。
、オン期間の微分パルスを伝達する。１゜でｐＨよりオ
ンパルスが印加されると、逆バイアスされているＭＯＳ
ＦＥＴ−のゲートに、ツェナーダイオードｌ旧を介して
ＭＯ８ＦＥ１のゲートへ大きな電流が流れ込む。この時
オフパルス伝達用パルスｉ・ランスＰＩ２への回り込み
はトランジスタｌＲ１１で防ぐ。
グー１−電圧Ｖが上昇しスレッシュホールド電圧に近づ
くと１旧がオフし、駆動電流は急速に減少し、■旧から
供給される小さな定電流のみとなる。このため１．でゲ
ート電圧Ｖｇｍがスレッシュホールド電圧Ｖｔｈに達し
導通しても、ドレイン電流ｌｃ１の立ち上がりは緩やか
になる。モしてｔｌでドレイン電圧ｖ−１が下がり始め
、ｔ３でドレイン電流１ｄが所定の値に達し、ｔ４でド
レイン電圧■ｄ、が、Ｐｆｌの２次電圧からツェナーダ
イオード１１１３のツェナ−１Ｌダイオートロ２の順方
向ドロップ、トランジスタＩＲ２のペースエミッタ電圧
の和を引いた値すなわち第１の設定電圧まで下がると、
ＴＲ２が導通しゲート電流を再び増大させ、ゲート電圧
Ｖｉ−を急速に立も上げ、ＭＯ８ＦＥＩ’を完全に飽和
させ、ターンオンさせる。
くと１旧がオフし、駆動電流は急速に減少し、■旧から
供給される小さな定電流のみとなる。このため１．でゲ
ート電圧Ｖｇｍがスレッシュホールド電圧Ｖｔｈに達し
導通しても、ドレイン電流ｌｃ１の立ち上がりは緩やか
になる。モしてｔｌでドレイン電圧ｖ−１が下がり始め
、ｔ３でドレイン電流１ｄが所定の値に達し、ｔ４でド
レイン電圧■ｄ、が、Ｐｆｌの２次電圧からツェナーダ
イオード１１１３のツェナ−１Ｌダイオートロ２の順方
向ドロップ、トランジスタＩＲ２のペースエミッタ電圧
の和を引いた値すなわち第１の設定電圧まで下がると、
ＴＲ２が導通しゲート電流を再び増大させ、ゲート電圧
Ｖｉ−を急速に立も上げ、ＭＯ８ＦＥＩ’を完全に飽和
させ、ターンオンさせる。
Ｍ ＯＳ ）−Ｌ Ｔが導通後はゲート駆動パルスを遮
断し、パルストランスｐＨの小形化を図る。駆動パルス
遮断後はダイオード１０でゲート電荷の放出を防ぐ。
断し、パルストランスｐＨの小形化を図る。駆動パルス
遮断後はダイオード１０でゲート電荷の放出を防ぐ。
ターンオフはターンオンの逆をたどる。ｔｌＩ、でオフ
パルスがパルスＩ・ランス門２より印加されると、ゲー
トに蓄積されている電荷は、ツェナーダイオード１１１
１１を介して悠遠に放出される。この時パルストランス
ｐＨへの回り込みはＩＲＩで阻止される。グー１−ｍ圧
Ｖ ｇｓが減少し、スレッシュホールド電圧Ｖ−に近づ
くと、ｌ旧１がオフしゲート電荷の放電１１１流は減少
し、ＴＲ１１を介しての小さな定電流となる。ｔｌｌで
ゲート電圧ＶＨがスレッシュホールド電圧ｖ、ｈまで下
がりドレイン電圧Ｖ、、が上昇する。この時ゲート電流
は少なく、ドレインからゲートへ帰還がかかるため、ド
レイン電圧ｖ−１の上昇は緩やかとなる。
パルスがパルスＩ・ランス門２より印加されると、ゲー
トに蓄積されている電荷は、ツェナーダイオード１１１
１１を介して悠遠に放出される。この時パルストランス
ｐＨへの回り込みはＩＲＩで阻止される。グー１−ｍ圧
Ｖ ｇｓが減少し、スレッシュホールド電圧Ｖ−に近づ
くと、ｌ旧１がオフしゲート電荷の放電１１１流は減少
し、ＴＲ１１を介しての小さな定電流となる。ｔｌｌで
ゲート電圧ＶＨがスレッシュホールド電圧ｖ、ｈまで下
がりドレイン電圧Ｖ、、が上昇する。この時ゲート電流
は少なく、ドレインからゲートへ帰還がかかるため、ド
レイン電圧ｖ−１の上昇は緩やかとなる。
１Ｌ２でドレイン電流Ｉｄが減少を始め、ｔ １３でド
レイン電圧ＶａｎがパルストランスＰＴ２の２次電圧か
らツェナーダイオードｌ口１３のツェナー電圧とトラン
ジスタｌＲ１２０ベースエミツタ間電圧の和を引いｌ；
値、すなわち第２の設定電圧を越えると、［２が導通し
再びゲート電流は増大しＭＯ８ＦＥ１を完全にオフさせ
る。なお、誤点弧防止のためゲートは逆バイアスしてお
く。
レイン電圧ＶａｎがパルストランスＰＴ２の２次電圧か
らツェナーダイオードｌ口１３のツェナー電圧とトラン
ジスタｌＲ１２０ベースエミツタ間電圧の和を引いｌ；
値、すなわち第２の設定電圧を越えると、［２が導通し
再びゲート電流は増大しＭＯ８ＦＥ１を完全にオフさせ
る。なお、誤点弧防止のためゲートは逆バイアスしてお
く。
ＭＯＳＦＥＴがオフ後はオン時と同様にゲート駆動パル
スを遮断し、パルストランスＰｒ２の小形化を計る。駆
動パルス遮断後はダイオード０１１でグー１−電荷の放
出を防ぐ。
スを遮断し、パルストランスＰｒ２の小形化を計る。駆
動パルス遮断後はダイオード０１１でグー１−電荷の放
出を防ぐ。
第４図は本発明の他の実施例の回路図で、第１図と同じ
回路素子は同一符号とした。第１図と異なるのは、７旧
と直列にツェナーダイオードＺ１）２と抵抗Ｒ４との並
列回路を接続し、そして同様に、１０１１と直列にツェ
ナーダイオードｌ口２と抵抗旧４との並列回路を接続し
たことである。この様にすることにより、オン時は、ゲ
ート電圧Ｖ ｆｆｓがスレッシュホールド電圧ＶＩｈよ
り１口２の電圧を差し引いた値に達すると、２０２がオ
フし抵抗Ｒ４を介して電流が流れゲート７１！流は緩や
かに減少し、そしてゲート電圧Ｖｇ＋ａがスレッシュホ
ールド電圧Ｖｓｈに達すると、ツェナーダイオードｌ口
もオフしゲート電流は史に減少する。
回路素子は同一符号とした。第１図と異なるのは、７旧
と直列にツェナーダイオードＺ１）２と抵抗Ｒ４との並
列回路を接続し、そして同様に、１０１１と直列にツェ
ナーダイオードｌ口２と抵抗旧４との並列回路を接続し
たことである。この様にすることにより、オン時は、ゲ
ート電圧Ｖ ｆｆｓがスレッシュホールド電圧ＶＩｈよ
り１口２の電圧を差し引いた値に達すると、２０２がオ
フし抵抗Ｒ４を介して電流が流れゲート７１！流は緩や
かに減少し、そしてゲート電圧Ｖｇ＋ａがスレッシュホ
ールド電圧Ｖｓｈに達すると、ツェナーダイオードｌ口
もオフしゲート電流は史に減少する。
口の様に、ゲート駆ｖＪ電流をＭＯＳＦＥＴが導 ４゜
通を開始する直前から二段階に減少させることにより、
無駄な時間を増やさずスイッチングスピードを確実に遅
くすることができる。
通を開始する直前から二段階に減少させることにより、
無駄な時間を増やさずスイッチングスピードを確実に遅
くすることができる。
オフの時も全く同様である。
（発明の効果）
以上説明したように、本発明によればＭＯ３ＦＥ １’
を絶縁して駆動するグーｉ・駆動回路において、オフ状
態にある前に２〜ｌ０８ＦＥＴのゲート電圧が、スレッ
シュホールド電圧に達するまでは、グー：・駆動電流を
大きくして急激に上昇させ、前記ゲート電圧がスレッシ
ュホールド電圧に達した後は小さな定ｍ流で駆動し、前
記ＭＯ８Ｆ Ｅ Ｔが導通をＷＩ始し、ドレイン・ソー
ス間電圧が減少し、第１の設定電圧まで下がった債再び
前記ゲート駆ｌｌＩ電流を大きくし、グー１〜ｍ圧を急
激に上昇させ、前記ＭＯＳＦＥＴを飽和させることとし
、ゲート駆動電流を制御することにより、ｄｉ／ｄｔ、
ｄｖ／ｄｔを抑制できスナバ回路を省略あるいは大巾
に小さくできる。
を絶縁して駆動するグーｉ・駆動回路において、オフ状
態にある前に２〜ｌ０８ＦＥＴのゲート電圧が、スレッ
シュホールド電圧に達するまでは、グー：・駆動電流を
大きくして急激に上昇させ、前記ゲート電圧がスレッシ
ュホールド電圧に達した後は小さな定ｍ流で駆動し、前
記ＭＯ８Ｆ Ｅ Ｔが導通をＷＩ始し、ドレイン・ソー
ス間電圧が減少し、第１の設定電圧まで下がった債再び
前記ゲート駆ｌｌＩ電流を大きくし、グー１〜ｍ圧を急
激に上昇させ、前記ＭＯＳＦＥＴを飽和させることとし
、ゲート駆動電流を制御することにより、ｄｉ／ｄｔ、
ｄｖ／ｄｔを抑制できスナバ回路を省略あるいは大巾
に小さくできる。
第１図は本発明の実施例の回路図、第２図は第１図の動
作を説明する波形図、第３図はＭＯＳ ＦＥＴのゲート
チャージ特性図、第４図は本発明の他の実施例の回路図
である。 代理人 弁理士 高 山 道 ′夫はか１名 第３１Ｓ！Ｊ 第４図
作を説明する波形図、第３図はＭＯＳ ＦＥＴのゲート
チャージ特性図、第４図は本発明の他の実施例の回路図
である。 代理人 弁理士 高 山 道 ′夫はか１名 第３１Ｓ！Ｊ 第４図
Claims (2)
- （１）ＭＯＳＦＥＴを絶縁して駆動するゲート駆動回路
において、オフ状態にある前記ＭＯＳＦＥＴのゲート電
圧が、スレッシユホールド電圧に達するまでは、ゲート
駆動電流を大きくして急激に上昇させ、前記ゲート電圧
がスレッシユホールド電圧に達した後は小さな定電流で
駆動し、前記ＭＯＳＦＥＴが導通を開始し、ドレイン・
ソース間電圧が減少し、第１の設定電圧まで下がつた後
再び前記ゲート駆動電流を大きくし、ゲート電圧を急激
に上昇させ、前記ＭＯＳＦＥＴを飽和させることを特徴
とするＭＯＳＦＥＴの駆動方法。 - （２）ＭＯＳＦＥＴを絶縁して駆動するゲート駆動回路
において、導通状態にある前記ＭＯＳＦＥＴのゲート電
荷を、該ＭＯＳＦＥＴのスレッシュホールド電圧の直前
までは大きな電流で急速に放電し、スレッシュホールド
電圧の直前から、ゲート電荷を小さな定電流で放電し、
前記ＭＯＳＦＥＴのドレイン・ソース電圧が上昇し、第
２の設定値に達した後は再び、ゲート電荷放電電流を急
増させ、前記ＭＯＳＦＥＴをオフさせることを特徴とす
るＭＯＳＦＥＴの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053371A JPH01227522A (ja) | 1988-03-07 | 1988-03-07 | Ｍｏｓｆｅｔの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053371A JPH01227522A (ja) | 1988-03-07 | 1988-03-07 | Ｍｏｓｆｅｔの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227522A true JPH01227522A (ja) | 1989-09-11 |
Family
ID=12940954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053371A Pending JPH01227522A (ja) | 1988-03-07 | 1988-03-07 | Ｍｏｓｆｅｔの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227522A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556407B2 (en) | 1998-12-02 | 2003-04-29 | Siemens Aktiengesellschaft | Method and device for driving a power output stage |
| DE102006015024B3 (de) * | 2006-03-31 | 2007-09-06 | Infineon Technologies Ag | Treiberschaltung zum Bereitstellen eines Ausgangssignals |
-
1988
- 1988-03-07 JP JP63053371A patent/JPH01227522A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556407B2 (en) | 1998-12-02 | 2003-04-29 | Siemens Aktiengesellschaft | Method and device for driving a power output stage |
| DE102006015024B3 (de) * | 2006-03-31 | 2007-09-06 | Infineon Technologies Ag | Treiberschaltung zum Bereitstellen eines Ausgangssignals |
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