JPH01213705A - Semiconductor device - Google Patents
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- JPH01213705A JPH01213705A JP3884588A JP3884588A JPH01213705A JP H01213705 A JPH01213705 A JP H01213705A JP 3884588 A JP3884588 A JP 3884588A JP 3884588 A JP3884588 A JP 3884588A JP H01213705 A JPH01213705 A JP H01213705A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒユーズ切断により基準電圧の設定を行う高精
度な基準電圧発生回路を有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having a highly accurate reference voltage generation circuit that sets a reference voltage by cutting a fuse.
従来、半導体装置に内蔵される基準電圧発生回路は、第
３図に示すように直列接続した複数個の抵抗からなる抵
抗群１１と、信号Ａによってオン。Conventionally, a reference voltage generating circuit built into a semiconductor device is turned on by a resistor group 11 consisting of a plurality of resistors connected in series and a signal A as shown in FIG.
オフの組合せが変化されて前記抵抗群１１の分割点、即
ち実質抵抗値を制御するゲートスイッチ群１２と、前記
抵抗群１１の実質抵抗値に基づいて入力電圧１３を所望
の出力電圧１４に設定するオペアンプ１５とで構成され
ている。A gate switch group 12 whose off combination is changed to control the division point of the resistor group 11, that is, the effective resistance value, and an input voltage 13 set to a desired output voltage 14 based on the effective resistance value of the resistor group 11. It is composed of an operational amplifier 15.
そして、前記信号Ａを発生させる回路は、第４図に示す
ように信号Ａの各ラインに対応して複数個のヒユーズ６
を設けるとともに、これらヒユーズ６に対応する複数個
の電極パッド５を接続している。また、各ヒユーズ６に
は切り離し信号３によりオン、オフされるゲートスイッ
チ群７を設け、これらゲートスイッチ群７を介して電源
電圧４を前記信号Ａとして出力するように構成している
。The circuit for generating the signal A includes a plurality of fuses 6 corresponding to each line of the signal A, as shown in FIG.
are provided, and a plurality of electrode pads 5 corresponding to these fuses 6 are connected. Further, each fuse 6 is provided with a gate switch group 7 that is turned on and off by the disconnection signal 3, and the power supply voltage 4 is outputted as the signal A through the gate switch group 7.
即ち、前記電極パッド５のいずれかを選択し、ここから
選択されたヒユーズ６に過電流を流すことにより該ヒユ
ーズ６を切断する。そして、切り離し信号３によりゲー
トスイッチ群７をオンしたときに、該ヒユーズ６に対応
するラインから電源電圧４が“１”信号として、また他
のラインから“０′”信号が出力され、これらを組合せ
た信号Ａが出力され、前記第３図の回路を動作させるよ
うになっている。That is, one of the electrode pads 5 is selected and an overcurrent is applied to the selected fuse 6, thereby cutting the selected fuse 6. When the gate switch group 7 is turned on by the disconnection signal 3, the power supply voltage 4 is output as a "1" signal from the line corresponding to the fuse 6, and a "0'" signal is output from the other lines. The combined signal A is output to operate the circuit shown in FIG.
上述した従来の回路では、１個のヒユーズを切断するた
めには対応した電極パッド５に過電流を通流必要がある
ため、各ヒユーズに対して夫々１個の電極パッド５を必
要とする。このため、多数のヒユーズが必要とされる場
合には、必要とされる電極パッドの数も増大し、これら
電極パッドを配設するための面積が増大して半導体装置
の高密度化の障害になるという問題がある。特に、この
種の電極パッドは過電流を流すために大きな面積に形成
され、数の増大に伴う占有面積の増大は著しいものとな
る。In the conventional circuit described above, in order to cut one fuse, it is necessary to pass an overcurrent through the corresponding electrode pad 5, so one electrode pad 5 is required for each fuse. For this reason, when a large number of fuses are required, the number of electrode pads required also increases, and the area for arranging these electrode pads increases, which becomes an obstacle to increasing the density of semiconductor devices. There is a problem with becoming. In particular, this type of electrode pad is formed over a large area to allow overcurrent to flow, and as the number increases, the occupied area increases significantly.
本発明はヒユーズ切断用としての電極パッドの数を低減
し、その占有面積を低減して高密度化を実現する半導体
装置を提供することを目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device in which the number of electrode pads for cutting fuses is reduced, the area occupied by the electrode pads is reduced, and high density is achieved.
［課題を解決するための手段〕
本発明の半導体装置は、複数個のヒユーズを選択的に切
断して所望の基準電圧を得るようにした基準電圧発生回
路に、ヒユーズとヒユーズ切断用の電流が印加される１
個の電極パッドとの間に夫々介挿したヒユーズ選択ゲー
トスイッチと、これらヒユーズ選択ゲートスイッチを選
択入力信号により選択的にオン、オフさせるマルチプレ
クサとを設けた構成としている。[Means for Solving the Problems] The semiconductor device of the present invention has a reference voltage generation circuit that selectively cuts a plurality of fuses to obtain a desired reference voltage, in which fuses and a current for cutting the fuses are supplied. 1 applied
The structure includes fuse selection gate switches inserted between each electrode pad, and a multiplexer that selectively turns on and off these fuse selection gate switches in accordance with a selection input signal.
上述した構成では、マルチプレクサによってヒユーズを
選択し、１個の電極パッドに印加した電流によって選択
されたヒユーズの切断を実現する。In the above configuration, a fuse is selected by a multiplexer, and the selected fuse is cut by a current applied to one electrode pad.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示し、特に信号Ａを出力す
る回路図である。図において、６は複数個のヒユーズ、
３はこれらヒユーズ６の各ラインに接続されたゲートス
イッチ群７をオン、オフさせる切り離し信号、４は前記
ゲートスイッチ群７を通して信号Ａを出力させる電源電
圧である。FIG. 1 shows an embodiment of the present invention, and in particular is a circuit diagram for outputting a signal A. FIG. In the figure, 6 is a plurality of fuses,
3 is a disconnection signal for turning on and off gate switch groups 7 connected to each line of these fuses 6, and 4 is a power supply voltage for outputting signal A through the gate switch group 7.
そして、前記ヒユーズ６の各ラインには夫々ヒユーズ選
択ゲートスイッチ２を接続するとともに、このヒユーズ
選択ゲートスイッチ２を介して夫々を１個の電極パッド
５に接続している。また、これらゲートスイッチ２のゲ
ートにはマルチプレクサ１を接続している。A fuse selection gate switch 2 is connected to each line of the fuse 6, and each line is connected to one electrode pad 5 via the fuse selection gate switch 2. Furthermore, a multiplexer 1 is connected to the gates of these gate switches 2.
このマルチプレクサ１は、第２図に８つの３人力ＮＡＮ
Ｄゲート９を有する３人力８出力として構成しており、
選択入力信号８の組合せにより選択出力信号１０の夫々
に０′”または“ｌ”の何れかを出力させるように構成
している。This multiplexer 1 has eight three-way NANs as shown in Figure 2.
It is configured as 3-man power 8-output with D gate 9,
Depending on the combination of the selection input signals 8, the selection output signals 10 are configured to output either 0' or 1.
この構成によれば、切り離し信号３によりゲートスイッ
チ群７をオフさせた状態で、マルチプレクサ１において
選択入力信号８に基づいて選択出力信号１０を出力し、
この選択出力信号１０によりヒユーズ選択ゲートスイッ
チ２を選択的にオンさせ、選択されたヒユーズ６を電極
パッド５に接続させる。したがって、この状態で電極パ
ッド５に過電流を流すと、対応するヒユーズ６が切断さ
れる。According to this configuration, with the gate switch group 7 turned off by the disconnection signal 3, the multiplexer 1 outputs the selection output signal 10 based on the selection input signal 8,
This selection output signal 10 selectively turns on the fuse selection gate switch 2 to connect the selected fuse 6 to the electrode pad 5. Therefore, when an overcurrent is applied to the electrode pad 5 in this state, the corresponding fuse 6 is cut off.
その後ヒユーズ選択ゲートスイッチ２をオフした状態で
、切り離し信号３によりゲートスイッチ群７をオンさせ
、電源電圧４をゲートスイッチ群７を通して信号Ａとし
て出力させる。この信号Ａは、例えばヒユーズが切断さ
れたラインでは“０”が、切断されないラインでは“１
”が夫々出力され、これらの組合せにより、第３図の回
路により所望の基準電圧が得られることはこれまでと同
じである。Thereafter, with the fuse selection gate switch 2 turned off, the disconnection signal 3 turns on the gate switch group 7, and the power supply voltage 4 is outputted as a signal A through the gate switch group 7. For example, this signal A is "0" on a line where the fuse is blown, and "1" on a line where the fuse is not blown.
'' are output respectively, and by combining these, a desired reference voltage can be obtained by the circuit of FIG. 3, as before.
したがって、この回路ではヒユーズを切断するために過
電流を流す電極パッドは、ヒユーズの数に関係なく１個
でよい。これにより、電極パッド５が占める面積を低減
でき、半導体装置の高密度化が実現できる。Therefore, in this circuit, the number of electrode pads through which overcurrent flows to cut the fuses is only one, regardless of the number of fuses. Thereby, the area occupied by the electrode pads 5 can be reduced, and higher density of the semiconductor device can be realized.
以上説明したように本発明は、マルチプレクサによって
ヒユーズを選択し、１個の電極パッドに印加した電流に
よって選択されたヒユーズの切断が実現できるので、ヒ
ユーズ切断用の電極パッドはヒユーズの数に関係なく１
個でよく、電極パッドの占有面積を低減して高密度の半
導体装置が実現できる。As explained above, according to the present invention, a fuse can be selected by a multiplexer and the selected fuse can be cut by a current applied to one electrode pad. Therefore, the electrode pad for cutting a fuse can be used regardless of the number of fuses. 1
It is possible to realize a high-density semiconductor device by reducing the area occupied by the electrode pad.
第１図は本発明の一実施例のヒユーズ切断回路部の回路
図、第２図はマルチプレクサの回路図、第３図は基準電
圧発生回路の回路図、第４図は従来のヒユーズ切断回路
部の回路図である。
１・・・マルチプレクサ、２・・・ヒユーズ選択ゲート
スイッチ、３・・・切り離し信号、４・・・電源電圧、
５・・・電極パッド、６・・・ヒユーズ、７・・・ゲー
トスイッチ群、８・・・選択入力信号、９・・・３人力
ＮＡＮＤゲート、１０・・・選択出力信号、１１・・・
抵抗群、１２・・・ゲートスイッチ群、１３・・・入力
電圧、１４・・・出力電圧、１５・・・オペアンプ。
第３図Figure 1 is a circuit diagram of a fuse disconnection circuit according to an embodiment of the present invention, Figure 2 is a circuit diagram of a multiplexer, Figure 3 is a circuit diagram of a reference voltage generation circuit, and Figure 4 is a conventional fuse disconnection circuit. FIG. 1...Multiplexer, 2...Fuse selection gate switch, 3...Disconnection signal, 4...Power supply voltage,
5... Electrode pad, 6... Fuse, 7... Gate switch group, 8... Selection input signal, 9... 3-manual NAND gate, 10... Selection output signal, 11...
Resistor group, 12... Gate switch group, 13... Input voltage, 14... Output voltage, 15... Operational amplifier. Figure 3
Claims (1)
圧を得るようにした基準電圧発生回路を有する半導体装
置において、前記複数個のヒューズとヒューズ切断用の
電流が印加される１個の電極パッドとの間に夫々介挿し
たヒューズ選択ゲートスイッチと、これらヒューズ選択
ゲートスイッチを選択入力信号により選択的にオン、オ
フさせるマルチプレクサとを備えたことを特徴とする半
導体装置。1. In a semiconductor device having a reference voltage generation circuit that selectively cuts a plurality of fuses to obtain a desired reference voltage, the plurality of fuses and one circuit to which a current for cutting the fuse is applied are connected. What is claimed is: 1. A semiconductor device comprising: fuse selection gate switches inserted between respective electrode pads; and a multiplexer that selectively turns on and off these fuse selection gate switches in accordance with a selection input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038845A JP2776509B2 (en) | 1988-02-22 | 1988-02-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038845A JP2776509B2 (en) | 1988-02-22 | 1988-02-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01213705A true JPH01213705A (en) | 1989-08-28 |
| JP2776509B2 JP2776509B2 (en) | 1998-07-16 |
Family
ID=12536534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038845A Expired - Lifetime JP2776509B2 (en) | 1988-02-22 | 1988-02-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776509B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117363A (en) * | 1985-11-18 | 1987-05-28 | Fujitsu Ltd | Semiconductor device |
| JPS62155536A (en) * | 1985-12-27 | 1987-07-10 | Casio Comput Co Ltd | Semiconductor integrated circuit with trimming function |
-
1988
- 1988-02-22 JP JP63038845A patent/JP2776509B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117363A (en) * | 1985-11-18 | 1987-05-28 | Fujitsu Ltd | Semiconductor device |
| JPS62155536A (en) * | 1985-12-27 | 1987-07-10 | Casio Comput Co Ltd | Semiconductor integrated circuit with trimming function |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776509B2 (en) | 1998-07-16 |
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