JPH01211043A - Data transfer equipment - Google Patents
Data transfer equipmentInfo
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- 238000012546 transfer Methods 0.000 title claims abstract description 41
- 238000012360 testing method Methods 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 4
- 238000003745 diagnosis Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送装置、特にデータ転送装置に下位装
置を接続することなく、上位装置からデータ転送装置の
試験ができるデータ転送装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transfer device, and particularly to a data transfer device that allows a data transfer device to be tested from a host device without connecting a lower device to the data transfer device.
従来、情報処理システムにおけるデータ転送装置を試験
する場合は、データ転送装置にデータ転送を行なう入出
力装置等または試験器を接続して試験を行なっている。Conventionally, when testing a data transfer device in an information processing system, the test is performed by connecting an input/output device or a tester that transfers data to the data transfer device.
また希に、データ転送装置内にデータ折返しの機能を設
けてデータバスの試験を行なっている。Also, in rare cases, a data return function is provided in the data transfer device to test the data bus.
しかし、情報処理システムの規模によっては、主記憶装
置の接続されたシステムバスに入出力専用のプロセッサ
を接続し、このプロセッサの下位に数１００台ものデー
タ転送装置とこれに接続された入出力装置が設けられる
ことがある。この様なシステムの製造時において、デー
タ転送装置の全てに入出力装置や試験器を接続して試験
を行なうことは、試験準備のために多大の経費と床面積
とを必要とすると云う問題点がある。また入出力装置等
を接続して試験を行ない、障害が検出されたとき、その
障害がデータ転送装置側にあるのか、入出力装置側にあ
るのかの切分けが容易でなく、別の入出力装置あるいは
試験器等と入替えての試験を要し、このためにはシステ
ムを停止し、電源を落してケーブルの接続替えを行なわ
なければならない煩雑さがある。また前述とデータの折
返しによるデータバスの試験では、一連の動作シーケン
スの試験ができないと云う欠点を有している。However, depending on the scale of the information processing system, a processor dedicated to input/output may be connected to the system bus connected to the main memory, and hundreds of data transfer devices and input/output devices connected to this may be connected to the system bus connected to the main memory. may be provided. When manufacturing such a system, connecting all the input/output devices and test equipment of the data transfer device for testing requires a large amount of expense and floor space for test preparation. There is. In addition, when tests are performed by connecting input/output devices, etc., and a fault is detected, it is not easy to determine whether the fault is on the data transfer device side or the input/output device side, and another input/output device is connected. It is necessary to perform a test by replacing the equipment or tester, and this requires the cumbersome process of stopping the system, turning off the power, and changing the cable connections. Furthermore, the above-mentioned data bus test using data loopback has the disadvantage that it is not possible to test a series of operation sequences.
本発明の目的は、入出力装置には閉塞中としておき、デ
ータ転送装置を折返し状態として、上位装置からのコマ
ンドと内部に格納しているコマンドとを実行することに
より、あたかも入出力装置を接続してデータ転送装置を
介して入出力装置との一連の動作シーケンスが行なわれ
ているように、データ転送装置が動作して試験を行なえ
るデータ転送装置を提供することにある。The purpose of the present invention is to set the input/output device in a blocked state, put the data transfer device in a loopback state, and execute commands from the host device and internally stored commands, as if the input/output device were connected. It is an object of the present invention to provide a data transfer device in which a test can be performed by operating the data transfer device so that a series of operation sequences with an input/output device are performed via the data transfer device.
本発明のデータ転送装置は、情報処理システムの主記憶
装置と周辺装置との間のデータの転送を行なうデータ転
送装置において、前記周辺装置から送出される一連のコ
マンド群を予め診断用のコマンドとして格納するコマン
ド格納手段と、上位装置から送られる周辺装置用のコマ
ンドを受信するコマンド受信手段と、前記上位装置から
試験モードの指示が与えられたとき、前記周辺装置に閉
塞信号を与えて上位装置からの起動信号により前記格納
手段に格納されたコマンドと前記コマンド受信手段が受
信したコマンドとを実行する試験モード制御手段とを有
して構成さ゛れる。The data transfer device of the present invention is a data transfer device that transfers data between a main storage device of an information processing system and a peripheral device, and in which a series of commands sent from the peripheral device are pre-assembled as diagnostic commands. command storage means for storing commands for the peripheral device; command receiving means for receiving commands for the peripheral device sent from the host device; and command receiving means for receiving commands for the peripheral device sent from the host device; and test mode control means for executing commands stored in the storage means and commands received by the command reception means in response to an activation signal from the test mode control means.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例のブロック図で、データ転送
装置が入出カプロセッサに接続されたチャネル装置であ
る場合を示している。図においてシステムバスに主プロ
セッサｌ、主記憶装置２、入出カプロセッサ３および診
断プロセッサ４が接続されていて、さらに入出カブリセ
ッサ３には複数のチャネル装置５が接続され、チャネル
装置５のそれぞれに入出力制御装置６を介して入出力装
置７が接続されている。FIG. 1 is a block diagram of an embodiment of the present invention, in which the data transfer device is a channel device connected to an input/output processor. In the figure, a main processor 1, a main storage device 2, an input/output processor 3, and a diagnostic processor 4 are connected to the system bus, and a plurality of channel devices 5 are connected to the input/output fog processor 3. An input/output device 7 is connected via an output control device 6.
チャネル装置５は、従来から設けられているチャネル制
御回路５０と、システムバス幅と同バイトの送信バッフ
ァ５１と、送信バッファ５１に接続されたセレクタ５２
と、セレクタ５２に接続された１バイトの送信レジスタ
５３と、送信レジスタ５３の内容を入出力制御装置６と
の間のデータ送受線に送出する１バイトのドライバＤＲ
と、このデータ送受線に接続された１バイトのレシーバ
ＲＥと、レシーバＲＥからの出力を受ける１バイトの受
信レジスタ５５と、受信レジスタ５５の内容をシステム
バス幅と同バイト分蓄積して出力する受信バッファ５４
とを有する他に、新らしく送信バッファ５１への入力を
並列に引込んで送信されるコマンドを受信するコマンド
受信回路５６と、入出力制御装置６が送出する一連のコ
マンド群を試験用として保持する診断コマンドバッファ
５７と、チャネル制御回路５０の入出力線を並列に引込
んだ試験モード制御回路５８と、レシーバＲＥと受信レ
ジスタ５５との間に設けられ試験モード制御回路５８の
制御により、レシーバＲＥの出力と診断コマンドバッフ
ァ５７からの出力とを切替えて受信レジスタ５５に出力
するセレクタ５９とを有している。なおチャネル制御回
路５０は入出カプロセッサ３を介して与えられる試験モ
ード指定信号と試験モード解除信号との２つの信号は無
視するが、他の制御信号ならびに制御は総て試験モード
中であっても実行する。また試験モード制御回路５８は
入出カプロセッサ３との間では試験モード指定信号と試
験モード解除信号との２つの信号の受信を行なって、こ
の指定と解除との期間は、入出力制御装置６へ閉塞信号
（例えはレベルロー）を送出し、入出力制御装置６に代
ってチャネル制御回路５０との制御信号の送受、コマン
ド受信回路５６の受信コマンドの実行、本来入出力制御
装置６から入出カプロセッサ３へ送られるべきコマンド
を診断コマンドバッファ５７からセレクタ５９を介して
送出させる等の遂次制御動作を行なう。The channel device 5 includes a conventionally provided channel control circuit 50, a transmission buffer 51 having the same byte width as the system bus width, and a selector 52 connected to the transmission buffer 51.
, a 1-byte transmission register 53 connected to the selector 52, and a 1-byte driver DR that sends the contents of the transmission register 53 to the data transmission/reception line between it and the input/output control device 6.
, a 1-byte receiver RE connected to this data transmission/reception line, a 1-byte receiving register 55 that receives the output from the receiver RE, and the contents of the receiving register 55 are accumulated in bytes equal to the system bus width and output. Receive buffer 54
In addition, it has a command reception circuit 56 that receives inputs to the transmission buffer 51 in parallel and receives transmitted commands, and holds a series of commands sent by the input/output control device 6 for testing purposes. A diagnostic command buffer 57, a test mode control circuit 58 in which input/output lines of the channel control circuit 50 are connected in parallel, and a test mode control circuit 58 provided between the receiver RE and the receiving register 55. and a selector 59 that switches between the output from the diagnostic command buffer 57 and the output from the diagnostic command buffer 57 and outputs the same to the reception register 55. Note that the channel control circuit 50 ignores two signals, the test mode designation signal and the test mode release signal, which are applied via the input/output processor 3, but all other control signals and controls are ignored even during the test mode. Execute. Further, the test mode control circuit 58 receives two signals, a test mode designation signal and a test mode release signal, from the input/output processor 3, and during the period of designation and release, the test mode control circuit 58 receives two signals from the input/output processor 3. Sends a blockage signal (for example, level low), sends and receives control signals to and from the channel control circuit 50 on behalf of the input/output control device 6, executes received commands from the command reception circuit 56, and performs input/output from the input/output control device 6. It performs sequential control operations such as sending commands to be sent to the processor 3 from the diagnostic command buffer 57 via the selector 59.
第２図は第１図の試験モード中における、データ転送動
作の一例を示すシーケンス図で、図においてチャネル装
置と入出力装置（入出力制御装置を含む）との間の点線
は、試験モード中でない場合送受されることを示してい
る。以下、第２図を参照して第１図の動作について説明
を進める。先ず主プロセツサｌまたは診断プロセッサ４
からチャネル装置５のアドレスを指定して試験モード指
定が行なわれると、入出カプロセッサ１はこの情報を受
けて指定されたアドレスのチャネル装置５に制御信号線
を介して試験モード指定を行なう。Figure 2 is a sequence diagram showing an example of data transfer operation during the test mode in Figure 1. In the figure, the dotted line between the channel device and the input/output device (including the input/output control device) If not, it indicates that it will be sent and received. The operation shown in FIG. 1 will be explained below with reference to FIG. 2. First, the main processor l or diagnostic processor 4
When the test mode is specified by specifying the address of the channel device 5 from the input/output processor 1, the input/output processor 1 receives this information and specifies the test mode to the channel device 5 at the specified address via the control signal line.
試験モード制御回路５８はこの指定を受けて、入出力制
御装置６に閉塞信号を送出して、チャネル装置５との間
の全ての接続線を開放状態とさせる。Upon receiving this designation, the test mode control circuit 58 sends a closure signal to the input/output control device 6 to open all connection lines with the channel device 5.
次に主プロセツサ１または診断プロセッサ４はデータ転
送に必要な情報が主記憶装置２上に揃えられると、入出
カプロセッサ３にデータ転送の指示を与える。そこで入
出カプロセッサ３は主記憶装置２の指定され制御情報か
ら指定されているチャネル装置５のアドレスを知り、こ
のチャネル装置５に起動信号を送る。この起動信号はチ
ャネル制御回路５０を介して入出力制御回路６へ送出さ
れるが、入出力制御回路６は受ることかできず、代りに
試験モード制御回路５８が受ける。試験モード制御回路
５８は起動信号を受けると診断コマンドバッファ５７に
指示して格納されている制御情報読出しのコマンドを読
出させ、セレクタ５９、受信レジスタ５５．受信バッフ
ァ５４を介して、このコマンドを入出カプロセッサ３に
割込み信号として与える。そこで入出カプロセッサ３は
再び通常の方法で、上記の主記憶装置２の指定された制
御情報から、送受信の指定、主記憶装置２の転送データ
のアドレス等の情報を含んだデータコントロールワード
を送信する。このデータコントロールワードはコマンド
受信回路５６で受信され、この受信が試験モード制御回
路５８に伝えられると試験モード制御回路５８は、再び
診断コマンドバッファ５７に指示して格納されているデ
ータ転送要求コマンドを読出させ、前回と同様にセレク
タ５９等を介して入出カプロセッサ３に割込み信号とし
て与える。その結果、入出カプロセッサ３は通常の方法
で主記憶装置２の指定されたアドレスからのデータを送
信バッファ５１へ転送する。このときチャネル制御回路
５０は試験モード制御回路５８との間で制御信号の送受
を行ないつつ、転送データを送信バッファ５１に受信さ
せ、受信されたデータをセレクタ５２．送信レジスタ５
３．ドライバＤＢに送出して廃棄させる。Next, when the main processor 1 or the diagnostic processor 4 has the information necessary for data transfer in the main memory 2, it gives an instruction to the input/output processor 3 to transfer the data. Then, the input/output processor 3 learns the address of the designated channel device 5 from the designated control information in the main storage device 2, and sends an activation signal to this channel device 5. This activation signal is sent to the input/output control circuit 6 via the channel control circuit 50, but the input/output control circuit 6 cannot receive it, and the test mode control circuit 58 receives it instead. Upon receiving the activation signal, the test mode control circuit 58 instructs the diagnostic command buffer 57 to read the stored control information read command, and sends the selector 59, reception register 55 . This command is given to the input/output processor 3 as an interrupt signal via the reception buffer 54. Then, the input/output processor 3 again uses the normal method to transmit a data control word containing information such as transmission/reception designation and the address of the transfer data in the main memory 2 based on the control information specified in the main memory 2. do. This data control word is received by the command receiving circuit 56, and when this reception is transmitted to the test mode control circuit 58, the test mode control circuit 58 again instructs the diagnostic command buffer 57 to send the stored data transfer request command. It is read out and given as an interrupt signal to the input/output processor 3 via the selector 59 etc. as in the previous case. As a result, the input/output processor 3 transfers the data from the designated address of the main memory 2 to the transmission buffer 51 in the usual manner. At this time, the channel control circuit 50 sends and receives control signals to and from the test mode control circuit 58, causes the transmission buffer 51 to receive the transfer data, and transfers the received data to the selector 52. Transmission register 5
3. Send it to the driver DB and discard it.
次いで所定のデータ転送後、試験モード制御回路５８は
診断コマンドバッファ５７に指示して終了ステータス要
求コマンドを送出させ、制御線を介してチャネル制御回
路５０が受けた確認信号を受けて、再び診断コマンドバ
ッファ５Ｔに指示して終了ステータスおよび終了コマン
ドを前回と同様にセレクタ５９等を介して入出カプロセ
ッサ３に送出させて一連の転送動作を終了する。After the predetermined data transfer, the test mode control circuit 58 instructs the diagnostic command buffer 57 to send out a termination status request command, and upon receiving the confirmation signal received by the channel control circuit 50 via the control line, sends the diagnostic command again. The buffer 5T is instructed to send the end status and end command to the input/output processor 3 via the selector 59 etc. as in the previous time, thereby completing the series of transfer operations.
なお、上記のデータ転送では入出力装置への送信の場合
について述べたが、受信の試験では予め診断コマンドバ
ッファ５７に特定のデータを格納しておいて、これを送
出してもよいし、データコントロールワードに折返し情
報を含ませ、この折返し情報を受けた試験モード制御回
路５８は、送信バッファ５１が受けたデータをドライバ
ＤＲ。In addition, in the above data transfer, the case of sending to the input/output device was described, but in the reception test, specific data may be stored in the diagnostic command buffer 57 in advance and this may be sent. The test mode control circuit 58 includes return information in the control word, and upon receiving the return information, transmits the data received by the transmission buffer 51 to the driver DR.
レシーバＲＥを介して受信バッファ５４に蓄積させ、チ
ャネル制御回路５０に指示して返送させてもよい。The data may be accumulated in the reception buffer 54 via the receiver RE and sent back by instructing the channel control circuit 50.
なおまた、上記の実施例では、入出力プロセ。Furthermore, in the above embodiment, the input/output process.
す３とチャネル送装置との間に送受されるコマンドは、
データバスを介して行なわれるものとしたが、こｈらの
コマンドが制御線を介して行なわｈる場合にはコマンド
受信回路５６および診断および診断コマンドバッファは
共に入出カプロセッサ３との間の制御線に並列に接続さ
ｈることになる。The commands sent and received between Step 3 and the channel sending device are as follows:
Although it is assumed that these commands are executed via a data bus, if these commands are executed via a control line, the command reception circuit 56 and the diagnosis and diagnosis command buffer will both be used for control between the input/output processor 3. It will be connected in parallel to the line.
以上詳細に説明したように、本発明によればデータ転送
装置内に入出力装置へのコマンドの受。As described above in detail, according to the present invention, commands are received within a data transfer device to an input/output device.
信と、入出力装置からのコマンドを格納していて、これ
らのコマンドを実行することにより、あたがも入出力装
置を接続し入出力装置との一連の動作シーケンスを行な
っているようにすることができるので、データ転送装置
に入出力装置または試験器を接続せずに、データ転送装
置の試験を行なうことができ、試験工数を大幅に節減さ
れる効果がある。It stores communications and commands from input/output devices, and by executing these commands, it is as if the input/output device is connected and a series of operation sequences with the input/output device is performed. Therefore, the data transfer device can be tested without connecting an input/output device or a tester to the data transfer device, which has the effect of significantly reducing the number of testing steps.
第１図は本発明の一実施例のブロック図、第２図は第１
図の試験モード中におけるデータ転送動作の一例を示す
シーケンス図である。
１・・・・・・主プロセツサ、２・・・・・・主記憶装
置、３・・・・・・入出カプロセッサ、４・・・・・・
診断プロセッサ、５・・・・・・チャネル装置、６・・
・・・・入出力制御装置、７・・・・・・入出力装置、
５０・・・・・・チャネル制御装置、５１・・・・・・
送信バッファ、５２，５９・・団・セレクタ、５３・・
・・・・送信レジスタ、５５・・・・・・受信レジスタ
、５６・・・・・・コマンド受信回路、５７・・・・・
・診断コマンドバッファ、５８・・・・・・試験モード
制御回路。
代−人 弁理士 内 原 音
茅 １ 回FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 3 is a sequence diagram showing an example of a data transfer operation during the test mode shown in the figure. 1... Main processor, 2... Main storage device, 3... Input/output processor, 4...
Diagnostic processor, 5... Channel device, 6...
...input/output control device, 7...input/output device,
50... Channel control device, 51...
Transmission buffer, 52, 59...Group selector, 53...
...Transmission register, 55 ...Reception register, 56 ...Command reception circuit, 57 ...
-Diagnostic command buffer, 58...Test mode control circuit. Representative Patent Attorney Otohara Uchihara 1 time
Claims (1)
タの転送を行なうデータ転送装置において、前記周辺装
置から送出される一連のコマンド群を予め診断用のコマ
ンドとして格納するコマンド格納手段と、上位装置から
送られる周辺装置用のコマンドを受信するコマンド受信
手段と、前記上位装置から試験モードの指示が与えられ
たとき、前記周辺装置に閉塞信号を与えて上位装置から
の起動信号により前記コマンド格納手段に格納されたコ
マンドと前記コマンド受信手段が受信したコマンドとを
実行する試験モード制御手段とを有することを特徴とす
るデータ転送装置。In a data transfer device that transfers data between a main storage device and a peripheral device of an information processing system, a command storage means stores in advance a series of commands sent from the peripheral device as commands for diagnosis; command receiving means for receiving a command for a peripheral device sent from the device; and when a test mode instruction is given from the host device, a blockage signal is given to the peripheral device and the command is stored in response to a start signal from the host device. A data transfer device comprising test mode control means for executing commands stored in the test mode control means and commands received by the command reception means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036959A JPH01211043A (en) | 1988-02-18 | 1988-02-18 | Data transfer equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036959A JPH01211043A (en) | 1988-02-18 | 1988-02-18 | Data transfer equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211043A true JPH01211043A (en) | 1989-08-24 |
Family
ID=12484284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036959A Pending JPH01211043A (en) | 1988-02-18 | 1988-02-18 | Data transfer equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211043A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319055A (en) * | 1989-06-16 | 1991-01-28 | Nec Corp | Data transfer device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099649A (en) * | 1973-12-29 | 1975-08-07 | ||
| JPS5285436A (en) * | 1976-01-09 | 1977-07-15 | Nec Corp | Data channel device |
| JPS52124828A (en) * | 1976-04-13 | 1977-10-20 | Oki Electric Ind Co Ltd | Diagnosis |
-
1988
- 1988-02-18 JP JP63036959A patent/JPH01211043A/en active Pending
Patent Citations (3)
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