JPH01209842A - 通信制御処理装置の構成方法 - Google Patents
通信制御処理装置の構成方法Info
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- JPH01209842A JPH01209842A JP63033963A JP3396388A JPH01209842A JP H01209842 A JPH01209842 A JP H01209842A JP 63033963 A JP63033963 A JP 63033963A JP 3396388 A JP3396388 A JP 3396388A JP H01209842 A JPH01209842 A JP H01209842A
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- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
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- Computer And Data Communications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はｌ５ＤＮユ一ザ網インタフエースＤチヤネル信
号プロトコルＬＡＰＤ （Ｌｉｎｋ Ａｃｃｅｓｓ ｐ
ｒｏｃｅｄｕｒｅｏｎ ｔｈｅ Ｄ Ｃｈａｎｎｅｌ
）に代表される通信制御処理装置の構成方法に関するも
のである。
号プロトコルＬＡＰＤ （Ｌｉｎｋ Ａｃｃｅｓｓ ｐ
ｒｏｃｅｄｕｒｅｏｎ ｔｈｅ Ｄ Ｃｈａｎｎｅｌ
）に代表される通信制御処理装置の構成方法に関するも
のである。
（従来の技術）
（社）電信電話技術委員会ＴＴＣ標準第■巻ユーザ網イ
ンタフェース第１分冊ｌ５ＤＮユーデ網インタフェース
ＪＴ−９９２０、ＪＴ−９２１（参考文献−１）に示さ
れるように、ＬＡＰＤに代表されるデータリンクレイヤ
仕様は、その隣接下位層である物理レイヤにインタフェ
ースし、対向装置から又は対向装置へのピットストリー
ムを送受信し、フラグ検出、フレーム検出、ＦＣＳチエ
ツクそして各フィールド分解等を行なう・低位レベルの
処理と、リンク管理、順序制御、誤シ制御等の高位レベ
ルの処理とに大別できる。そして、これを実現する装置
は、本願出願人による特願昭５９−１６９９５２に示さ
れる様に前者の低位レベル処理をハードウェアで、後者
の高位レベル処理をファームウェアにて実現し、機能分
担していた。第５図は上述した従来における機能分担を
説明する説明図である。又第６図に従来の通信制御処理
装置の一構成例を示す。
ンタフェース第１分冊ｌ５ＤＮユーデ網インタフェース
ＪＴ−９９２０、ＪＴ−９２１（参考文献−１）に示さ
れるように、ＬＡＰＤに代表されるデータリンクレイヤ
仕様は、その隣接下位層である物理レイヤにインタフェ
ースし、対向装置から又は対向装置へのピットストリー
ムを送受信し、フラグ検出、フレーム検出、ＦＣＳチエ
ツクそして各フィールド分解等を行なう・低位レベルの
処理と、リンク管理、順序制御、誤シ制御等の高位レベ
ルの処理とに大別できる。そして、これを実現する装置
は、本願出願人による特願昭５９−１６９９５２に示さ
れる様に前者の低位レベル処理をハードウェアで、後者
の高位レベル処理をファームウェアにて実現し、機能分
担していた。第５図は上述した従来における機能分担を
説明する説明図である。又第６図に従来の通信制御処理
装置の一構成例を示す。
信号処理部（ＳＩＧ ） １は、各加入者毎のＤチャネ
ルを多重化装置（ＭＵＸ ） ９を介してｍ個多重化し
て人出し、これらのチャネルの論理的終端となる。
ルを多重化装置（ＭＵＸ ） ９を介してｍ個多重化し
て人出し、これらのチャネルの論理的終端となる。
この信号方式ＬＡＰ−Ｄにおいては、Ｄチャネル上を伝
達される情報は開始及び終了を示す２つのフラグにはさ
まれ、その中を次の４つのフィールドに分解されている
。つ１１アドレスフイールド。
達される情報は開始及び終了を示す２つのフラグにはさ
まれ、その中を次の４つのフィールドに分解されている
。つ１１アドレスフイールド。
コントロールフィールド、インフォメーションフィール
ド、及ヒフレームチェックシーケンス（Ｆｅ２ ）でち
る。アドレスフィールドは、加入者、又は端末（Ｄ−置
）の識別情報が示され１、コントロールフィールドは
送受されるフレームの形式を示す情報と、そのフレーム
の規則性、順番性を示す情報が示され、この内容をチエ
ツクすることによシ手順の正常性が確認される。インフ
ォメーションフィールドは上位装置に送受される情報で
あり、上：位装置はプリミティブの交換により情報の送
受を行なう。７レームチエツクシーケンス（Ｆｅ２ ）
は授受されたデータのビット誤りを検出するためのもの
であり、一定の演算方式によシ送信側でフレームチエツ
クシーケンス（Ｆｅ２ ） ハターンを生成し、受信側
ではフレームチエツクシーケンス（Ｆｅ２ ）を含めた
演算を行なうことにより、一定の剰余結果を得ることに
より正常性を確認する。これらの処理のうち上位装置と
のプリミティブはその論理的インタフェース条件を詳し
く規定しておらず、ＣＣＩＴＴではその概念のみを規定
し、詳しいインタフェース条件は、各種システムに依存
して定められるものとしている。
ド、及ヒフレームチェックシーケンス（Ｆｅ２ ）でち
る。アドレスフィールドは、加入者、又は端末（Ｄ−置
）の識別情報が示され１、コントロールフィールドは
送受されるフレームの形式を示す情報と、そのフレーム
の規則性、順番性を示す情報が示され、この内容をチエ
ツクすることによシ手順の正常性が確認される。インフ
ォメーションフィールドは上位装置に送受される情報で
あり、上：位装置はプリミティブの交換により情報の送
受を行なう。７レームチエツクシーケンス（Ｆｅ２ ）
は授受されたデータのビット誤りを検出するためのもの
であり、一定の演算方式によシ送信側でフレームチエツ
クシーケンス（Ｆｅ２ ） ハターンを生成し、受信側
ではフレームチエツクシーケンス（Ｆｅ２ ）を含めた
演算を行なうことにより、一定の剰余結果を得ることに
より正常性を確認する。これらの処理のうち上位装置と
のプリミティブはその論理的インタフェース条件を詳し
く規定しておらず、ＣＣＩＴＴではその概念のみを規定
し、詳しいインタフェース条件は、各種システムに依存
して定められるものとしている。
第４図において受信演算回路２、及び送信演算回路３は
送受する情報のフラグの生成、検出によるフレーム成分
の生成抽出及びフレームチエツクシーケンス（Ｆｅ２
）ノやターンの生成とチエツクを行なう回路である。そ
してこの演算回路に入出力すべきフレーム情報は受信バ
ッファ４及び送信バッファ５にて一時的に蓄積される。
送受する情報のフラグの生成、検出によるフレーム成分
の生成抽出及びフレームチエツクシーケンス（Ｆｅ２
）ノやターンの生成とチエツクを行なう回路である。そ
してこの演算回路に入出力すべきフレーム情報は受信バ
ッファ４及び送信バッファ５にて一時的に蓄積される。
フレーム情報内のフィールドの解析と手順の正常性の確
認は信号処理部（ＳＩＧ ） １内に設けられたマイク
ロプロセッサ６にて行なわれる。そして、これらの処理
起動、情報の送受は信号処理部（ＳＩＧ ） １の外部
に設けられた処理部８のコントロールによりインタフェ
ース回路７を介して行なわれる。
認は信号処理部（ＳＩＧ ） １内に設けられたマイク
ロプロセッサ６にて行なわれる。そして、これらの処理
起動、情報の送受は信号処理部（ＳＩＧ ） １の外部
に設けられた処理部８のコントロールによりインタフェ
ース回路７を介して行なわれる。
（発明が解決しようとする課題）
しかしながら、上記構成の装置ではファームウェア規模
が非常に大きくなり、２つの機能ブロックであるファー
ムウェアとハードウェアのブロック間インタフェースを
疎結合化するのが困難であった。したがって、適用する
システムの要求に従ってシステム構築が容易となるコン
ポネント化等が困難となシ、種々のシステムへの流通性
を高めることが非常に難しくなっていた。
が非常に大きくなり、２つの機能ブロックであるファー
ムウェアとハードウェアのブロック間インタフェースを
疎結合化するのが困難であった。したがって、適用する
システムの要求に従ってシステム構築が容易となるコン
ポネント化等が困難となシ、種々のシステムへの流通性
を高めることが非常に難しくなっていた。
本発明は、以上述べたレイヤ２部分の流通性を高めるこ
とが大変難しいという欠点を除去し、他システムへも容
易に適用できる装置を提供することを目的とする。
とが大変難しいという欠点を除去し、他システムへも容
易に適用できる装置を提供することを目的とする。
（課題を解決するための手段と作用）
本発明は、従来のレイヤ２部分のノ・−ドウエア・ファ
ームウェアという機能分割、機能分担を見直し、ハード
ウェア・ファームウェア構成にとられれない機能分割、
機能分担とし、その各々を疎結合化することによシ、コ
ンポネント化、部品化、マクロセル化が可能な構造とし
、他システムへの流通性を高めることとしたものである
。そこで本発明においては、通信手順の状態遷移処理台
々を１つの処理単位として分割し、その各々をコンポー
ネントとして構成することとした。通信制御処理装置を
この様に構成することにより、その各々の疎結合化が可
能となり、コンポネント化、マクロセル化が容易となる
のである。
ームウェアという機能分割、機能分担を見直し、ハード
ウェア・ファームウェア構成にとられれない機能分割、
機能分担とし、その各々を疎結合化することによシ、コ
ンポネント化、部品化、マクロセル化が可能な構造とし
、他システムへの流通性を高めることとしたものである
。そこで本発明においては、通信手順の状態遷移処理台
々を１つの処理単位として分割し、その各々をコンポー
ネントとして構成することとした。通信制御処理装置を
この様に構成することにより、その各々の疎結合化が可
能となり、コンポネント化、マクロセル化が容易となる
のである。
（実施例）
第２図は、従来の方法（第５図）がレイヤ２を横方向に
分割しているのに対し、本発明がノ・−ドウエア・ソフ
トウェア（ファームウェア）構成にとられれない機能分
割、機能分担と（すなわち縦方向に分割）していること
を示す。
分割しているのに対し、本発明がノ・−ドウエア・ソフ
トウェア（ファームウェア）構成にとられれない機能分
割、機能分担と（すなわち縦方向に分割）していること
を示す。
第３図は第２図に示した概念に基づき、レイヤ２部分を
機能分割した場合の説明図である。各分割された機能単
位は、従来のものが一定のレベルでファームウェア・ハ
ードウェアインターフニー ５ス面が存在していたのに
対し、その機能内容に応じて′自由にインタフェース面
を設定できる。したがって各機能単位毎に最適なファー
ムウェア・ハードウェア分担を決定することができ、容
易にコンポーネント化が可能となる。
機能分割した場合の説明図である。各分割された機能単
位は、従来のものが一定のレベルでファームウェア・ハ
ードウェアインターフニー ５ス面が存在していたのに
対し、その機能内容に応じて′自由にインタフェース面
を設定できる。したがって各機能単位毎に最適なファー
ムウェア・ハードウェア分担を決定することができ、容
易にコンポーネント化が可能となる。
第１図は第３図の機能分担をベースにしたレイヤ２処理
装置の機能ブロック図の一例である。第１図において、
１１はレイヤ１インタフエース、１２はレイヤ３インタ
フエース、１３は保守試験部、１４１から１４ｎは各々
処理１から処理ｎを担当する処理部、１５は処理１から
処理ｎに共通に使われるものの集合、例えば各リンク毎
に保持する必要がある各種状態変数（Ｖ（ｓ） ＊ Ｖ
（Ｒ） ｅｖ（Ａ））、状態番号等の処理部である。第
１図に示すレイヤ２処理装置を含む通信処理装置におい
て、処理開始のトリガはレイヤ１インタフエース１１を
経由する相手からのフレーム受信、又はレイヤ３インタ
フエース１２を経由して上位レイヤからのいずれかによ
り行なわれる。外部とのインタフェースをとる３つのイ
ンタフェース部（レイヤ１インタフエース１１、レイヤ
３インタフエース、保守試験部１３）にて外部からの処
理要求トリガを受は付け、それがどんな処理を要求して
いるかを判定し、その処理を担務する機能ブロック処理
部１４１（１≦ｉ≦ｎ）を起動する。各処理部１４ｉは
所定の処理を完了すると該当するインタフェース部を介
して報告する。
装置の機能ブロック図の一例である。第１図において、
１１はレイヤ１インタフエース、１２はレイヤ３インタ
フエース、１３は保守試験部、１４１から１４ｎは各々
処理１から処理ｎを担当する処理部、１５は処理１から
処理ｎに共通に使われるものの集合、例えば各リンク毎
に保持する必要がある各種状態変数（Ｖ（ｓ） ＊ Ｖ
（Ｒ） ｅｖ（Ａ））、状態番号等の処理部である。第
１図に示すレイヤ２処理装置を含む通信処理装置におい
て、処理開始のトリガはレイヤ１インタフエース１１を
経由する相手からのフレーム受信、又はレイヤ３インタ
フエース１２を経由して上位レイヤからのいずれかによ
り行なわれる。外部とのインタフェースをとる３つのイ
ンタフェース部（レイヤ１インタフエース１１、レイヤ
３インタフエース、保守試験部１３）にて外部からの処
理要求トリガを受は付け、それがどんな処理を要求して
いるかを判定し、その処理を担務する機能ブロック処理
部１４１（１≦ｉ≦ｎ）を起動する。各処理部１４ｉは
所定の処理を完了すると該当するインタフェース部を介
して報告する。
次に、レイヤ２の処理をどのように複数の機能に分割し
て各処理部１４１〜１４ｎとなすかについて説明する。
て各処理部１４１〜１４ｎとなすかについて説明する。
第４図は、前述した参考文献−１の中で定義されている
状態遷移表の一部である。
状態遷移表の一部である。
同図において、各列のｒ 置非割当Ｊ、ｒＴＥ１割当待
」、・・・「リンク解散時」は各々基本状態を意味し、
この内「す／り設定待」は更に３つの状態に分割され、
状態番号１〜４ 、５．０ 、５．１ 、５．２゜６に
示される８つの状態が示されている。左端の一列は、上
述の各状態に対して状態遷移を促すトリガとしてｒ Ｄ
Ｌ （Ｄａｔａ Ｌｉｎｋ ）一般定一要求」から「
継続的レイヤ１停止」までの１１の事象（イベント）が
示されている。ＣＣＩＴＴＯＩシリーズ勧告のレイヤ２
部分にて規定される仕様はこの状態遷移によって表現で
きる。この図を用いて状態遷移の一例を示す。例えば、
状態番号１のｒ ＴＥＩ非割当」の状態にあるとき、ｒ
ＤＬ一般定一要求」という事象（イベント）全受信した
場合、ｒ ＭＤＬ （Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ
Ｌｉｎｋ ）−割当−表示」というプリミティブをレ
イヤ２とインタフェースするマネージメントエンティテ
ィ（図示せず）に発行して状態番号３の状態に移行する
こととなる。
」、・・・「リンク解散時」は各々基本状態を意味し、
この内「す／り設定待」は更に３つの状態に分割され、
状態番号１〜４ 、５．０ 、５．１ 、５．２゜６に
示される８つの状態が示されている。左端の一列は、上
述の各状態に対して状態遷移を促すトリガとしてｒ Ｄ
Ｌ （Ｄａｔａ Ｌｉｎｋ ）一般定一要求」から「
継続的レイヤ１停止」までの１１の事象（イベント）が
示されている。ＣＣＩＴＴＯＩシリーズ勧告のレイヤ２
部分にて規定される仕様はこの状態遷移によって表現で
きる。この図を用いて状態遷移の一例を示す。例えば、
状態番号１のｒ ＴＥＩ非割当」の状態にあるとき、ｒ
ＤＬ一般定一要求」という事象（イベント）全受信した
場合、ｒ ＭＤＬ （Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ
Ｌｉｎｋ ）−割当−表示」というプリミティブをレ
イヤ２とインタフェースするマネージメントエンティテ
ィ（図示せず）に発行して状態番号３の状態に移行する
こととなる。
本実施例においては、第１図、第２図、第３図において
示した処理１から処理ｎの各処理を第４図に示す状態遷
移図において説明した各状態遷移処理に割シ当てている
。すなわち、状態遷移を処理の区切りとして機能分割す
ることにより、ハードウェア・ファームウェア（ソフト
ウェア）にとられれない機能分割、機能分担とすること
ができ、上述した発明の目的を達成することができる。
示した処理１から処理ｎの各処理を第４図に示す状態遷
移図において説明した各状態遷移処理に割シ当てている
。すなわち、状態遷移を処理の区切りとして機能分割す
ることにより、ハードウェア・ファームウェア（ソフト
ウェア）にとられれない機能分割、機能分担とすること
ができ、上述した発明の目的を達成することができる。
こととなる。
（発明の効果）
以上説明したように、本発明においては従来のレイヤ２
部分の機能分割を見直し、状態遷移処理単位ごとに分割
する構成法としたため、ハードウェア・ソフトウェア（
ファームウェア）にとられれない構成となシ、各部の疎
結合化が可能となってコンポネント化、部品化、マクロ
セル化が容易となるため、他システムへの流通性をも高
めることができる。
部分の機能分割を見直し、状態遷移処理単位ごとに分割
する構成法としたため、ハードウェア・ソフトウェア（
ファームウェア）にとられれない構成となシ、各部の疎
結合化が可能となってコンポネント化、部品化、マクロ
セル化が容易となるため、他システムへの流通性をも高
めることができる。
第１図は本発明の構成方法によるレイヤ２処理装置の機
能ブロック図、第２図は本発明における機能分担説明図
、第３図はレイヤ２部分の機能分担説明図、第４図はレ
イヤ２の状態遷移表の一部を示す説明図、第５図は従来
における機能分担説明図、第６図は従来の通信制御処理
装置の一構成図である。 １・・・信号処理部（ＳＩＧ）１．？・・・受信演算回
路、３・・・送信演算回路、４・・・受信バッフ・ｒ１
５・・・送信。 バッファ、６・・・マイクロプロセッサ、２・・・イン
タフェース回路、８・・・処理部、９・・・多重化装置
、１ノ・・・レイヤ１インタフエース、１２・・・レイ
ヤ３インタフエース、１３・・・保守試験部、１４１〜
１４ｎ・・・処理部、１５・・・共通部。 レイヤ２処理装置機能ブロック図 第１図 −本発明における機能分担説明図 レイヤ２部分機能分割 第３図 ａｔにおける機能分担説明図
能ブロック図、第２図は本発明における機能分担説明図
、第３図はレイヤ２部分の機能分担説明図、第４図はレ
イヤ２の状態遷移表の一部を示す説明図、第５図は従来
における機能分担説明図、第６図は従来の通信制御処理
装置の一構成図である。 １・・・信号処理部（ＳＩＧ）１．？・・・受信演算回
路、３・・・送信演算回路、４・・・受信バッフ・ｒ１
５・・・送信。 バッファ、６・・・マイクロプロセッサ、２・・・イン
タフェース回路、８・・・処理部、９・・・多重化装置
、１ノ・・・レイヤ１インタフエース、１２・・・レイ
ヤ３インタフエース、１３・・・保守試験部、１４１〜
１４ｎ・・・処理部、１５・・・共通部。 レイヤ２処理装置機能ブロック図 第１図 −本発明における機能分担説明図 レイヤ２部分機能分割 第３図 ａｔにおける機能分担説明図
Claims (1)
- 対向装置との通信手段としてＨＤＬＣ通信手順を適用す
る通信制御処理装置の構成方法において、通信手順の状
態遷移処理各々を１つの処理単位として分割し、その各
々を機能ブロック（コンポーネント）として構成するこ
とを特徴とする通信制御処理装置の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033963A JPH01209842A (ja) | 1988-02-18 | 1988-02-18 | 通信制御処理装置の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033963A JPH01209842A (ja) | 1988-02-18 | 1988-02-18 | 通信制御処理装置の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209842A true JPH01209842A (ja) | 1989-08-23 |
Family
ID=12401147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033963A Pending JPH01209842A (ja) | 1988-02-18 | 1988-02-18 | 通信制御処理装置の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7542480B2 (en) | 2002-03-05 | 2009-06-02 | Fujitsu Microelectronics Limited | Communication device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107452A (ja) * | 1984-10-30 | 1986-05-26 | Fujitsu Ltd | 通信処理方式 |
| JPS6315349A (ja) * | 1986-07-07 | 1988-01-22 | Matsushita Graphic Commun Syst Inc | プロトコル実行装置 |
-
1988
- 1988-02-18 JP JP63033963A patent/JPH01209842A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107452A (ja) * | 1984-10-30 | 1986-05-26 | Fujitsu Ltd | 通信処理方式 |
| JPS6315349A (ja) * | 1986-07-07 | 1988-01-22 | Matsushita Graphic Commun Syst Inc | プロトコル実行装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7542480B2 (en) | 2002-03-05 | 2009-06-02 | Fujitsu Microelectronics Limited | Communication device |
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