JPH01207978A - Semiconductor device - Google Patents
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- JPH01207978A JPH01207978A JP3330288A JP3330288A JPH01207978A JP H01207978 A JPH01207978 A JP H01207978A JP 3330288 A JP3330288 A JP 3330288A JP 3330288 A JP3330288 A JP 3330288A JP H01207978 A JPH01207978 A JP H01207978A
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- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、電気的に書換え可
能な半導体不揮発性メモリーの構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to the structure of an electrically rewritable semiconductor nonvolatile memory.
従来の電気的に書換え可能な半導体不揮発性メモリーは
、例えば、多結晶シリコン１層を用いたものでは、公知
資料［１９８５１ＳＳＣＣ−Ｄｉｇ、Ｔｅｃｈ、 Ｐ２
ｐ、ｓｙｍｐ、ＶＬｓＩ Ｔｅｃｈｎｏｌ ｐｐｌ
ｏｏ 〜］０１ ］ に示すものか挙げられる。本従来
例においては、第２図に示すようにトンネル領域中に設
けられるトンネル酸化膜はフローティングゲートとフィ
ールド領域の重なり合う領域以上の広い範囲に形成され
る。A conventional electrically rewritable semiconductor nonvolatile memory using a single layer of polycrystalline silicon, for example, is described in a known document [19851SSCC-Dig, Tech, P2
p, symp, VLsI Technol ppl
oo~]01]. In this conventional example, as shown in FIG. 2, the tunnel oxide film provided in the tunnel region is formed over a wider area than the overlapping region of the floating gate and field region.
つまり、１００人程上のトンネル酸化膜」二にも後にエ
ツチングされるへきフローティング・ケート材料が堆積
される。そして、フローティング・ケートをバターニン
グした後、エツチングにより、第２図に示すような形状
にする。That is, about 100% of the tunnel oxide layer is deposited with floating cathode material that will later be etched. After the floating cat is buttered, it is etched into a shape as shown in FIG.
しかし、前述の従来技術では、フローティングゲート材
料のエツチングの際、エツチングされたフローティンフ
ケ−１〜材右１下の１００人程上のトンネル酸化膜およ
び、半導体基板も選択比か充分大きくないためエツチン
グされてしまう。そのため、エツチングされた半導体基
板は、表面か荒れ、欠陥か生し易い。However, in the above-mentioned conventional technology, when etching the floating gate material, the tunnel oxide film and the semiconductor substrate, which are about 100 layers under the etched floating dandruff 1 to the right side of the material 1, are not large enough due to the selectivity. I get etched. Therefore, the surface of an etched semiconductor substrate is likely to be rough and defects may occur.
また、フローティングゲートとフィールド領域の重なり
合う領域の周辺のＬＯＧＯ３のエッチ部分は、ストレス
を受は欠陥を生し易い。Furthermore, the etched portion of LOGO3 around the overlapping region of the floating gate and field region is subject to stress and is likely to cause defects.
ここて、メモリーとしての動作を考えるとデータを書き
換える際に、フローテイングゲートと前記フローティン
グゲート直下のフィールド領域間に、Ｆ ｏ ｗ １
ｅ ｒ−Ｎ ｏ ｒ ｄ ｈ ｅ ｉ ｍ トンネル現
象を引起こすために必要な電圧か印加される。Considering the operation as a memory, when rewriting data, there is an F o w 1 between the floating gate and the field area directly under the floating gate.
The voltage necessary to cause the tunneling phenomenon is applied.
そのとき、フローテイングゲートとフィールド領域の重
なり合う領域の半導体基板かエツチングされる部分とＬ
ＯＧＯＳエッチ部分は、欠陥か起き易いにもかかわらす
、絶縁膜の厚さは、極めて薄いため高電界か加えられ、
絶縁膜は、壊れ易いという問題点かある。At that time, the portion of the semiconductor substrate where the floating gate and the field region overlap, and the L
Although defects are likely to occur in the OGOS etched area, the insulating film is extremely thin and a high electric field is applied.
The problem with the insulating film is that it is easily broken.
そこで、本発明は、このような問題点を解決するもので
、その目的とするところは、高電界か加えられるトンネ
ル酸化膜および、その周辺には、欠陥か起き易い部分を
持たす、テ〜りの書き換え時に、絶縁膜か破壊されない
電気的に書換え可能な半導体不揮発性メモリーを提供す
るところにある。Therefore, the present invention is intended to solve these problems, and its purpose is to provide a tunnel oxide film to which a high electric field is applied, and a tunnel oxide film in which a high electric field is applied, as well as a tunnel oxide film that has a defect-prone area around the tunnel oxide film. The purpose of the present invention is to provide an electrically rewritable semiconductor nonvolatile memory in which the insulating film is not destroyed when rewriting the data.
本発明の半導体装置は、半導体基板上に、ケート絶縁膜
を介して形成されるフローティングゲートの一部に設け
られ、Ｆ ｏ ｗ １ ｅ ｒ −Ｎ ｏ ｒ ｄ ｈ
ｅｉｍ）−ンネル現象に依る電荷の注入・放出を行なう
だめのトンネル領域が、前記フローテインクケート下の
一部に設けられるメモリー・トランジスタのトランジス
タ領域と分離して形成される半導体不揮発性メモリーに
おいて、前記トンネル領域中に設けられるトンネル酸化
膜の領域が、前記フローテインク・ケートフィールド領
域の重なり合う領域よりも内側に形成されることを特徴
とする。The semiconductor device of the present invention is provided on a part of a floating gate formed on a semiconductor substrate with a gate insulating film interposed therebetween.
eim) - A semiconductor nonvolatile memory in which a tunnel region for injecting and releasing charges due to a tunnel phenomenon is formed separately from a transistor region of a memory transistor provided in a part under the floating ink gate, A region of the tunnel oxide film provided in the tunnel region is formed inside a region where the floating ink and Kate field regions overlap.
本発明の−）二記の構成によれは、トンネル領域のトン
ネル酸化膜の周囲は、フローティングゲートの内側に形
成するため、フローティングゲート材料のエツチングの
際、半導体基板はエツチングされない。また、前記絶縁
膜は、フィールド領域より内側に形成されるため、ＬＯ
ＧＯＳエッチ部分には、前記絶縁膜に比へて厚い絶縁膜
か形成さることかてきる。According to the second structure of the present invention, since the periphery of the tunnel oxide film in the tunnel region is formed inside the floating gate, the semiconductor substrate is not etched when the floating gate material is etched. Furthermore, since the insulating film is formed inside the field region, the LO
An insulating film that is thicker than the above-mentioned insulating film may be formed in the GOS etched portion.
従って、トンネル酸化膜の周囲は、欠陥の生し易い部分
から、隔離することかできる。Therefore, the area around the tunnel oxide film can be isolated from areas where defects are likely to occur.
〔実 施 例）
第１図は、本発明の実施例における平面図と断面図であ
り、以下に詳廁に説明する。[Embodiment] FIG. 1 is a plan view and a sectional view of an embodiment of the present invention, which will be explained in detail below.
まず、製造方法を工程に従って順次説明する。First, the manufacturing method will be explained step by step.
トンネル領域中のフィールド領域４にイオン注入により
高濃度不純物拡散層１を形成する。A high concentration impurity diffusion layer 1 is formed in the field region 4 in the tunnel region by ion implantation.
次に、ケート醇化膜を形成する工程において、前記高濃
度不純物層上にＳｉＯ２酩化膜１１を形成する。Next, in the step of forming a cateophrized film, a SiO2 saturated film 11 is formed on the high concentration impurity layer.
そして、フローティンフケ−１へ１とフィールド領域４
の重なり合う領域よりも内側の領域３を、レジストによ
りパターニングした後、ウェットエッチンクにより、Ｓ
ｉＯ□酸化膜１１を除去する。Then, floating dandruff 1 to 1 and field area 4
After patterning the region 3 inside the overlapping region with a resist, wet etching is performed to form a S
The iO□ oxide film 11 is removed.
次に、熱酸化により、１００人程上のトンネル酸化膜９
をウェットエッチンクにより５１０２酸化膜か除去され
た部分３に成長させる。Next, thermal oxidation is applied to the tunnel oxide film 9 on the top of about 100 layers.
is grown on the removed portion 3 of the 5102 oxide film by wet etching.
それから、多結晶シリコンを堆積し、レジストによるパ
ターコンク後、トライエッチンクによりフローテイング
ゲート１と選択用トランジスタのケート５を形成し、第
１図に示す構造を得る。Then, polycrystalline silicon is deposited, and after patterning with a resist, a floating gate 1 and a selection transistor gate 5 are formed by tri-etching to obtain the structure shown in FIG.
このメモリーセルを用いて、データの書換えを行なう場
合、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）ンネル現象を引
き起こすため、コントロール・ケート２とトンネル領域
中の高濃度不純物拡散層１０間にある電圧を印加する。When rewriting data using this memory cell, a certain voltage is applied between the control gate 2 and the high concentration impurity diffusion layer 10 in the tunnel region in order to cause the Fowler-Nordheim tunnel phenomenon.
それにより、フローテイングゲート１と高濃度不純物拡
散層１０間には、−・定以上の電界か与えられ、高濃度
不純物拡散層１０から、フローテイングゲートｌに対し
て、電荷の注入・放出か行なわれる。As a result, an electric field greater than a certain level is applied between the floating gate 1 and the high concentration impurity diffusion layer 10, and charges are injected and released from the high concentration impurity diffusion layer 10 to the floating gate l. It is done.
この際、ストレスによる欠陥のため、ＳｉＯ□絶縁膜の
破壊か懸念されるＬＯＧＯＳエッチ部分については、Ｓ
ｉＯ２絶縁膜１１が、ケート酸化の工程時に形成される
ため、膜厚は、トンネル酸化膜の数倍となる。よって、
ＬＯＧＯＳエッチ部分に加わる電界は、トンネル醇化膜
に加わる電界に比へて、数倍弱くなり、データの書換え
時に、絶縁膜の不良は、起き難くなる。At this time, the S
Since the iO2 insulating film 11 is formed during the gate oxidation process, the film thickness is several times that of the tunnel oxide film. Therefore,
The electric field applied to the LOGOS etched portion is several times weaker than the electric field applied to the tunnel molten film, making it difficult for defects in the insulating film to occur during data rewriting.
また、フローティングゲートは、多結晶性シリコンをト
ライエツチングすることにより形成されるが、第１図に
示すように、多結晶性シリコンから成るフローテイング
ゲートかエツチングされた後、選択比か不充分なことか
ら、エツチングを余儀なくされる絶縁膜は、膜厚か厚い
ため、半導体基板は、エツチングされず欠陥は生し難く
、たとえ欠陥か生したとしても前述したように、ＳｉＯ
２酎化膜かトンネル酸化膜に比べて厚く、メモリー動作
中、データの書換えによって、加えられる電界は、トン
ネル酸化膜に比へて非常に弱く、絶縁膜の不良は、起き
難くなる。Furthermore, floating gates are formed by tri-etching polycrystalline silicon, but as shown in Figure 1, after the floating gate made of polycrystalline silicon is etched, it is Therefore, since the insulating film that must be etched is thick, the semiconductor substrate is not etched and defects are unlikely to occur, and even if defects occur, as mentioned above, SiO
It is thicker than a dioxidized film or a tunnel oxide film, and the electric field applied during data rewriting during memory operation is much weaker than that of a tunnel oxide film, making it difficult to cause defects in the insulating film.
尚、ここては、コントロールケートをフローティングゲ
ート下に、拡散層て形成したものについて説明したが、
コントロールケートをフローティングゲート上に形成す
ることもてきる。Here, we have explained the case where the control gate is formed as a diffusion layer under the floating gate.
A control gate can also be formed on the floating gate.
以上述へたように本発明によれは、トンネル酸化膜をフ
ローテイングゲートとフィールド領域の重なり合う領域
よりも内側に形成することによりメモリーセルのデータ
書換え時においてトンネル領域または、その周辺の絶縁
膜の不良を回避てきる。よって、高信頼性のメモリー動
作を保証てきるという効果を有する。As described above, according to the present invention, by forming the tunnel oxide film inside the region where the floating gate and the field region overlap, the tunnel region or the surrounding insulating film is You can avoid defects. Therefore, it has the effect of guaranteeing highly reliable memory operation.
第１図（ａ）は、本発明の実施例による電気的に書換え
可能な半導体不揮発性メモリーの平面図。第１図（ｂ）
、（ｃ）は、本発明の電気的に書換え可能な半導体不揮
発性メモリーのトンネル領域の断面図てあり、第１図（
ｂ）は第１図（ａ）のＡ−Ａ′断面図て、第１図（ｃ）
は第１図（ａ）のＢ−Ｂ’断面図である。第２図（ａ）
は、従来の書換え可能な半導体不揮発性メモリーの平面
図。第２図（ｂ）、（ｃ）は、従来の電気的に書換え可
能な半導体不揮発性メモリーの断面図てあり、第２図（
ｂ）は第２図（ａ）のＡ−Ａ′断面図て、第２図（Ｃ）
は第２図（ａ）のＢ−Ｂ′断面図である。
ｌ、１３・・フローテイングゲート
２．１４・・コントロールケート
３．１５・・トンネル酸化膜
４．１６・・トンネル領域
５．１７・・選択用トランジスタのゲート６．１８・・
選択用トランジスタのトレイン７．１９・・メモリート
ランジスタのンース８．２０・・シリコン基板
９．２１・・トンネル酸化膜
１Ｏ１２２・・高濃度不純物拡散層
１１・・・・・絶縁膜
１２．２３・・ＬＯＣＯ３
麓２１町 （よ）
、ぐへ １ ＋ｑ ＜ｏン
箋１）邑 （ｃ）FIG. 1(a) is a plan view of an electrically rewritable semiconductor nonvolatile memory according to an embodiment of the present invention. Figure 1(b)
, (c) are cross-sectional views of the tunnel region of the electrically rewritable semiconductor nonvolatile memory of the present invention, and FIG.
b) is a sectional view taken along line A-A' in Fig. 1(a), and Fig. 1(c)
is a cross-sectional view taken along line BB' in FIG. 1(a). Figure 2(a)
is a plan view of a conventional rewritable semiconductor nonvolatile memory. FIGS. 2(b) and 2(c) are cross-sectional views of a conventional electrically rewritable semiconductor nonvolatile memory.
b) is a sectional view taken along line A-A' in Fig. 2(a), and Fig. 2(C)
is a sectional view taken along line BB' in FIG. 2(a). l, 13... Floating gate 2.14... Control gate 3.15... Tunnel oxide film 4.16... Tunnel region 5.17... Gate of selection transistor 6.18...
Selection transistor train 7.19...Memory transistor source 8.20...Silicon substrate 9.21...Tunnel oxide film 1O122...High concentration impurity diffusion layer 11...Insulating film 12.23... LOCO3 21 towns at the foot of the mountain (Yo), Guhe 1 +q <on paper 1) Village (c)
Claims (1)
ーティングゲート下の一部に設けられ、トンネル現象に
依る電荷の注入・放出を行なうためのトンネル領域か、
前記フローティンクケート下の一部に設けられるメモリ
ートランジスタのトランジスタ領域と分離して形成され
る半導体装置において、前記トンネル領域中に設けられ
るトンネル酸化膜の領域が、前記フローティングゲート
とフィールド領域の重なり合う領域よりも内側に形成さ
れることを特徴とする半導体装置。A tunnel region is provided in a part under a floating gate formed on a semiconductor substrate with a gate insulating film interposed therebetween, and is used to inject and release charges due to a tunnel phenomenon.
In a semiconductor device formed separately from a transistor region of a memory transistor provided in a part under the floating gate, a region of a tunnel oxide film provided in the tunnel region is a region where the floating gate and the field region overlap. A semiconductor device characterized in that it is formed inside the .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330288A JPH01207978A (en) | 1988-02-16 | 1988-02-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330288A JPH01207978A (en) | 1988-02-16 | 1988-02-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01207978A true JPH01207978A (en) | 1989-08-21 |
Family
ID=12382758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330288A Pending JPH01207978A (en) | 1988-02-16 | 1988-02-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01207978A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210597A (en) * | 1990-03-08 | 1993-05-11 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and a method for fabricating the same |
| US5225361A (en) * | 1990-03-08 | 1993-07-06 | Matshshita Electronics Coropration | Non-volatile semiconductor memory device and a method for fabricating the same |
-
1988
- 1988-02-16 JP JP3330288A patent/JPH01207978A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210597A (en) * | 1990-03-08 | 1993-05-11 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and a method for fabricating the same |
| US5225361A (en) * | 1990-03-08 | 1993-07-06 | Matshshita Electronics Coropration | Non-volatile semiconductor memory device and a method for fabricating the same |
| US5336913A (en) * | 1990-03-08 | 1994-08-09 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and a method for fabricating the same |
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