JPH0120567B2 - - Google Patents
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- JPH0120567B2 JPH0120567B2 JP58125250A JP12525083A JPH0120567B2 JP H0120567 B2 JPH0120567 B2 JP H0120567B2 JP 58125250 A JP58125250 A JP 58125250A JP 12525083 A JP12525083 A JP 12525083A JP H0120567 B2 JPH0120567 B2 JP H0120567B2
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- Japan
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- shift register
- clock
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- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000007792 addition Methods 0.000 description 7
- 238000007493 shaping process Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 101100478293 Arabidopsis thaliana SR34 gene Proteins 0.000 description 3
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 101100365011 Arabidopsis thaliana SCL33 gene Proteins 0.000 description 1
- 101100212791 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YBL068W-A gene Proteins 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
この発明は例えばデイジタル信号のスペクトル
整形（波形整形）を行なうために用いられるトラ
ンスバーサルフイルタに関するものである。
整形（波形整形）を行なうために用いられるトラ
ンスバーサルフイルタに関するものである。
〈従来技術〉
従来、バイナリトランスバーサルフイルタの重
み付け回路は抵抗回路網で構成されていたが、精
度を向上させる手段としてROM（リードオンリ
ーメモリ）のようなメモリ回路とＤ／Ａ変換器で
置換した第１図に示すような構成法が知られるよ
うになつてきた。即ちクロツク入力端子１からの
クロツク信号によりシフトレジスタ５に、信号入
力端子２からの２値のデイジタル信号データが順
次入力される。クロツク端子１からのクロツク信
号は入力データの最大周波数の２倍以上の周波数
である。シフトレジスタ５の各タツプ（シフト
段）の出力をアドレスとしてROM６が読出さ
れ、そのROM６の出力はDA変換器７でアナロ
グ信号に変換され、更に低域通過フイルタ９で高
調波成分が除去されて出力端子３へ出力される。
従来のトランスバーサルフイルタにおいて各タツ
プ出力は各重み付け回路（抵抗回路）でそれぞれ
重み付けされ、これら重み付け回路の出力がアナ
ログの加算回路で加算されるが、シフトレジスタ
５の内容によりこの加算出力が得られるように、
そのシフトレジスタ５の内容をアドレスとする
ROM６の記憶領域にその加算出力がデジタル値
として書込まれてある。従つてROM６はシフト
レジスタ５のタツプ数をＭとすると、2Mワードを
必要とし、記憶容量が大きなものとなり、しかも
クロツク端子１のクロツク速度でROM６の読出
しを行う必要があり、ROM６として動作速度の
速い大容量のものを必要とし高価なものとなる。
み付け回路は抵抗回路網で構成されていたが、精
度を向上させる手段としてROM（リードオンリ
ーメモリ）のようなメモリ回路とＤ／Ａ変換器で
置換した第１図に示すような構成法が知られるよ
うになつてきた。即ちクロツク入力端子１からの
クロツク信号によりシフトレジスタ５に、信号入
力端子２からの２値のデイジタル信号データが順
次入力される。クロツク端子１からのクロツク信
号は入力データの最大周波数の２倍以上の周波数
である。シフトレジスタ５の各タツプ（シフト
段）の出力をアドレスとしてROM６が読出さ
れ、そのROM６の出力はDA変換器７でアナロ
グ信号に変換され、更に低域通過フイルタ９で高
調波成分が除去されて出力端子３へ出力される。
従来のトランスバーサルフイルタにおいて各タツ
プ出力は各重み付け回路（抵抗回路）でそれぞれ
重み付けされ、これら重み付け回路の出力がアナ
ログの加算回路で加算されるが、シフトレジスタ
５の内容によりこの加算出力が得られるように、
そのシフトレジスタ５の内容をアドレスとする
ROM６の記憶領域にその加算出力がデジタル値
として書込まれてある。従つてROM６はシフト
レジスタ５のタツプ数をＭとすると、2Mワードを
必要とし、記憶容量が大きなものとなり、しかも
クロツク端子１のクロツク速度でROM６の読出
しを行う必要があり、ROM６として動作速度の
速い大容量のものを必要とし高価なものとなる。
この問題を解決するために特開昭59−72818号
「トランスバーサルフイルタ」を提案した。この
トランスバーサルフイルタは第２図に示すように
メモリ回路（ROM）の容量を小さくし、素子の
動作速度を高めないようにするため、信号入力端
子２に入力したデータを４系列に分配してシフト
レジスタ５ａ，５ｂ，５ｃ，５ｄにそれぞれ入力
させ、一方、クロツク端子１のクロツク信号を
π／２移相器４ａ，４ｂ，４ｃにより順次π／２
位相をずらし、これらπ／２毎に位相の異なる４
つのクロツク信号で各シフトレジスタ５ａ〜５ｄ
の入力信号をそれぞれシフトさせる。シフトレジ
スタ５ａ〜５ｄの各タツプ出力により、所望のス
ペクトル特性が得られるように設計されたROM
６ａ〜６ｄをそれぞれ読出し、これら読出し出力
をそれぞれDA変換器７ａ〜７ｄによりアナログ
信号に変換し、これら４系列のDA変換器７ａ〜
７ｄの出力を加算回路８でアナログ加算して、更
に高調波を低域通過フイルタ９で除去した後、出
力端子３に所望の波形を得る。
「トランスバーサルフイルタ」を提案した。この
トランスバーサルフイルタは第２図に示すように
メモリ回路（ROM）の容量を小さくし、素子の
動作速度を高めないようにするため、信号入力端
子２に入力したデータを４系列に分配してシフト
レジスタ５ａ，５ｂ，５ｃ，５ｄにそれぞれ入力
させ、一方、クロツク端子１のクロツク信号を
π／２移相器４ａ，４ｂ，４ｃにより順次π／２
位相をずらし、これらπ／２毎に位相の異なる４
つのクロツク信号で各シフトレジスタ５ａ〜５ｄ
の入力信号をそれぞれシフトさせる。シフトレジ
スタ５ａ〜５ｄの各タツプ出力により、所望のス
ペクトル特性が得られるように設計されたROM
６ａ〜６ｄをそれぞれ読出し、これら読出し出力
をそれぞれDA変換器７ａ〜７ｄによりアナログ
信号に変換し、これら４系列のDA変換器７ａ〜
７ｄの出力を加算回路８でアナログ加算して、更
に高調波を低域通過フイルタ９で除去した後、出
力端子３に所望の波形を得る。
この回路構成は多相のクロツク信号（第２図の
場合はπ／２毎異なる４位相のクロツク信号）が
必要となるため移相器４ａ〜４ｃが不可欠な要素
となる。またこれら移相器４ａ〜４ｃの精度が悪
いと標本化の時刻が偏移するため最適に設計され
た重み付けの係数が等価的に変動することにな
り、設計通りの波形応答特性を得ることが困難と
なる。更に４系列を加算回路８でアナログ加算す
るためインピーダンス特性や抵抗精度により合成
波形が劣化する要因を含んでいる。
場合はπ／２毎異なる４位相のクロツク信号）が
必要となるため移相器４ａ〜４ｃが不可欠な要素
となる。またこれら移相器４ａ〜４ｃの精度が悪
いと標本化の時刻が偏移するため最適に設計され
た重み付けの係数が等価的に変動することにな
り、設計通りの波形応答特性を得ることが困難と
なる。更に４系列を加算回路８でアナログ加算す
るためインピーダンス特性や抵抗精度により合成
波形が劣化する要因を含んでいる。
〈発明の概要〉
この発明の目的はメモリ回路の記憶容量を小さ
くでき、かつ素子の動作速度を遅くすることがで
き、しかも移相器及びアナログ加算回路を必要と
せず設計通りの波形応答特性を容易に得ることが
できるトランスバーサルフイルタを提供すること
にある。
くでき、かつ素子の動作速度を遅くすることがで
き、しかも移相器及びアナログ加算回路を必要と
せず設計通りの波形応答特性を容易に得ることが
できるトランスバーサルフイルタを提供すること
にある。
この発明によれば、Ｍ個のタツプを有するシフ
トレジスタは入力デイジタル信号のクロツク周波
数のＮ倍（Ｎは２以上の整数）のクロツク信号で
シフトされ、そのシフトレジスタの（Ｎ−１）個
おきの複数（Ｍ／Ｎ個）のタツプ出力を１組と
し、順次１タツプずつずれたＮ組のタツプ出力に
よりＮ個のメモリ回路が読出され、これらＮ個の
メモリ回路の出力は全加算器で加算され、その加
算出力はDA変換器によりアナログ信号に変換さ
れる。
トレジスタは入力デイジタル信号のクロツク周波
数のＮ倍（Ｎは２以上の整数）のクロツク信号で
シフトされ、そのシフトレジスタの（Ｎ−１）個
おきの複数（Ｍ／Ｎ個）のタツプ出力を１組と
し、順次１タツプずつずれたＮ組のタツプ出力に
よりＮ個のメモリ回路が読出され、これらＮ個の
メモリ回路の出力は全加算器で加算され、その加
算出力はDA変換器によりアナログ信号に変換さ
れる。
〈実施例〉
この発明の実施例を、入力デイジタル信号のク
ロツクのＮ＝４倍のクロツク周波数で駆動される
36タツプのシフトレジスタを用いて構成する場合
について説明する。第３図はその実施例を示し、
第２図と対応する部分には同一符号を付けてあ
る。クロツク入力端子１０には信号入力端子２の
入力データの繰返し周波数の４倍のクロツク信号
が入力され、このクロツク信号によりＭ（36）タ
ツプのシフトレジスタ１１がシフト動作される。
シフトレジスタ１１の（Ｎ−１）個、この例では
３個おきの複数（Ｍ／Ｎ＝９）のタツプ出力を１
組とし、順次１タツプずつずれたＮ＝４組のタツ
プ出力をＮ＝４個のROM６ａ〜６ｄへそれぞれ
供給する。即ちシフトレジスタ１１のシフト段
SR１，SR５，SR９…SR３３の各出力はROM
６ａに入力され、シフト段SR２，SR６，SR１
０，…SR３４の各出力はROM６ｂに入力され、
シフト段SR３，SR７，SR１１，…SR３５の各
出力はROM６ｃに入力され、シフト段SR４，
SR８，SR１２，…SR３６の各出力はROM６ｄ
に入力される。これらROM６ａ〜６ｄの各Ｋビ
ツトの出力は全加算器１２で加算され、全加算器
１２の加算出力はDA変換器７でアナログ信号に
変換されて低域通過フイルタ９へ供給される。
ROM６ａ〜６ｄは入力データのクロツク速度で
動作するが、その他の部分は入力データのクロツ
ク周波数の４倍で動作する。
ロツクのＮ＝４倍のクロツク周波数で駆動される
36タツプのシフトレジスタを用いて構成する場合
について説明する。第３図はその実施例を示し、
第２図と対応する部分には同一符号を付けてあ
る。クロツク入力端子１０には信号入力端子２の
入力データの繰返し周波数の４倍のクロツク信号
が入力され、このクロツク信号によりＭ（36）タ
ツプのシフトレジスタ１１がシフト動作される。
シフトレジスタ１１の（Ｎ−１）個、この例では
３個おきの複数（Ｍ／Ｎ＝９）のタツプ出力を１
組とし、順次１タツプずつずれたＮ＝４組のタツ
プ出力をＮ＝４個のROM６ａ〜６ｄへそれぞれ
供給する。即ちシフトレジスタ１１のシフト段
SR１，SR５，SR９…SR３３の各出力はROM
６ａに入力され、シフト段SR２，SR６，SR１
０，…SR３４の各出力はROM６ｂに入力され、
シフト段SR３，SR７，SR１１，…SR３５の各
出力はROM６ｃに入力され、シフト段SR４，
SR８，SR１２，…SR３６の各出力はROM６ｄ
に入力される。これらROM６ａ〜６ｄの各Ｋビ
ツトの出力は全加算器１２で加算され、全加算器
１２の加算出力はDA変換器７でアナログ信号に
変換されて低域通過フイルタ９へ供給される。
ROM６ａ〜６ｄは入力データのクロツク速度で
動作するが、その他の部分は入力データのクロツ
ク周波数の４倍で動作する。
この第３図に示したトランスバーサルフイルタ
の動作原理は第４図を対照してみるとよく理解さ
れる。信号入力端子２に入力したデイジタル信号
はＮ（＝４）倍のクロツク周波数4fcでシフトレジ
スタ１１に取り込まれるため、各タツプ出力には
Ｎ回同一の信号があらわれる。従つてROM６ａ
〜ROM６ｄの入力はＴ（＝１／fc）の周期で変化
するため各ROMの動作速度はクロツク周波数fc
で済む。なお各ROM６ａ〜６ｄへはＴ／４ずつ
ずれた信号が順次入力する。ROM６ａ〜ROM
６ｄには所望インパルス応答のＴ／４毎の標本値
がＫビツトのデイジタル信号形式（簡単のため
D1，D2，D3，D4…で表わす）でＴの間隔で分散
して記憶されている。ROM６ａ〜６ｄの出力に
は第４図に示すようにＴ／４ずつずれた周期Ｔ、
Ｋビツトのデイジタル信号が順次あらわれるた
め、それらを全加算器１２でデイジタル加算する
と周期Ｔ／４、最大Ｋ＋２ビツトのデイジタル信
号が得られる。このように全加算器１２の出力は
分散させてＴの周期で記憶させたタツプ重み付け
合成されるためクロツク周波数の４倍で駆動さ
れ、Ｍ（＝36）ビツトのアドレスを有する高速・
大容量のROM（第１図中のROM６）と等価な動
作をする。
の動作原理は第４図を対照してみるとよく理解さ
れる。信号入力端子２に入力したデイジタル信号
はＮ（＝４）倍のクロツク周波数4fcでシフトレジ
スタ１１に取り込まれるため、各タツプ出力には
Ｎ回同一の信号があらわれる。従つてROM６ａ
〜ROM６ｄの入力はＴ（＝１／fc）の周期で変化
するため各ROMの動作速度はクロツク周波数fc
で済む。なお各ROM６ａ〜６ｄへはＴ／４ずつ
ずれた信号が順次入力する。ROM６ａ〜ROM
６ｄには所望インパルス応答のＴ／４毎の標本値
がＫビツトのデイジタル信号形式（簡単のため
D1，D2，D3，D4…で表わす）でＴの間隔で分散
して記憶されている。ROM６ａ〜６ｄの出力に
は第４図に示すようにＴ／４ずつずれた周期Ｔ、
Ｋビツトのデイジタル信号が順次あらわれるた
め、それらを全加算器１２でデイジタル加算する
と周期Ｔ／４、最大Ｋ＋２ビツトのデイジタル信
号が得られる。このように全加算器１２の出力は
分散させてＴの周期で記憶させたタツプ重み付け
合成されるためクロツク周波数の４倍で駆動さ
れ、Ｍ（＝36）ビツトのアドレスを有する高速・
大容量のROM（第１図中のROM６）と等価な動
作をする。
第５図は第３図に示した基本回路を用いて多値
信号のスペクトル整形に応用した例で、第３図と
対応する部分には同一符号を付けてある。入力端
子２の２値デイジタル信号と組合されて４値デイ
ジタル信号を構成する２値デイジタル信号は入力
端子２０よりシフトレジスタ１１０にクロツク端
子１０のクロツク信号で入力され、シフトレジス
タ１１０の各タツプ出力は第３図の場合と同様に
（Ｎ−１）個ごとにROM６０ａ〜６０ｄに入力
される。ROM６０ａ〜６０ｄは全加算器１２で
ROM６ａ〜６ｄの出力と加算される。ROM６
０ａ〜６０ｄでの重み付けをROM６ａ〜６ｄで
の重み付けの1/2にするか、または重み付けは全
く同様にして、全加算器１２においてROM６０
ａ〜６０ｄの加算をROM６ａ〜６ｄの加算に対
し１桁ずらして加算することにより出力端子３に
信号入力端子２及び２０よりのデイジタル信号か
らスペクトル整形された４値信号が得られる。こ
の構成を発展させれば更に多値の信号に対しても
スペクトル整形を容易に行えることは明らかであ
る。
信号のスペクトル整形に応用した例で、第３図と
対応する部分には同一符号を付けてある。入力端
子２の２値デイジタル信号と組合されて４値デイ
ジタル信号を構成する２値デイジタル信号は入力
端子２０よりシフトレジスタ１１０にクロツク端
子１０のクロツク信号で入力され、シフトレジス
タ１１０の各タツプ出力は第３図の場合と同様に
（Ｎ−１）個ごとにROM６０ａ〜６０ｄに入力
される。ROM６０ａ〜６０ｄは全加算器１２で
ROM６ａ〜６ｄの出力と加算される。ROM６
０ａ〜６０ｄでの重み付けをROM６ａ〜６ｄで
の重み付けの1/2にするか、または重み付けは全
く同様にして、全加算器１２においてROM６０
ａ〜６０ｄの加算をROM６ａ〜６ｄの加算に対
し１桁ずらして加算することにより出力端子３に
信号入力端子２及び２０よりのデイジタル信号か
らスペクトル整形された４値信号が得られる。こ
の構成を発展させれば更に多値の信号に対しても
スペクトル整形を容易に行えることは明らかであ
る。
なおＭ／Ｎは必ずしも整数である必要はなく、
これが整数でない場合は使用する複数のROM中
の１つ乃至複数は入力数が他のROMよりも１つ
少ないものとなる。
これが整数でない場合は使用する複数のROM中
の１つ乃至複数は入力数が他のROMよりも１つ
少ないものとなる。
〈効果〉
以上説明したように、この発明によればＭタツ
プのシフトレジスタをＮ倍のクロツク周波数で駆
動するバイナリトランスバーサルフイルタにおい
て、Ｍ／Ｎのアドレスを有する小容量のROMの
Ｎ個と全加算器及びDA変換器とにより重み付け
合成回路が構成できるため、第２図に示した
ROM、DA変換器、移相器の複数組とアナログ
加算器で構成されるバイナリトランスバーサルフ
イルタと比較して、移相器が不用であること、加
算をデイジタル信号のまま行えることから位相誤
差による劣化がない、加算回路のインピーダンス
特性による劣化がない、LSI化に適する等の利点
がある。また、シフトレジスタ、ROM、及び全
加算器を増加することにより容易に多値信号のス
ペクトル整形に応用できる利点がある。
プのシフトレジスタをＮ倍のクロツク周波数で駆
動するバイナリトランスバーサルフイルタにおい
て、Ｍ／Ｎのアドレスを有する小容量のROMの
Ｎ個と全加算器及びDA変換器とにより重み付け
合成回路が構成できるため、第２図に示した
ROM、DA変換器、移相器の複数組とアナログ
加算器で構成されるバイナリトランスバーサルフ
イルタと比較して、移相器が不用であること、加
算をデイジタル信号のまま行えることから位相誤
差による劣化がない、加算回路のインピーダンス
特性による劣化がない、LSI化に適する等の利点
がある。また、シフトレジスタ、ROM、及び全
加算器を増加することにより容易に多値信号のス
ペクトル整形に応用できる利点がある。
更にクロツク周波数のＮ倍で標本化されたデー
タがシフトレジスタに入力し、これをＮ−１個お
きのタツプ出力を１組にしてROMにアクセスす
るためROM入力データはクロツク周波数で変化
する。従つてROMの動作速度を標本化速度に高
める必要がなく、高速化する上で有効である。
タがシフトレジスタに入力し、これをＮ−１個お
きのタツプ出力を１組にしてROMにアクセスす
るためROM入力データはクロツク周波数で変化
する。従つてROMの動作速度を標本化速度に高
める必要がなく、高速化する上で有効である。
第１図はデイジタル化を図つた従来のバイナリ
トランスバーサルフイルタを示すブロツク図、第
２図は提案されているバイナリトランスバーサル
フイルタを示すブロツク図、第３図はこの発明に
よる２値信号を得るバイナリトランスバーサルフ
イルタの構成を示すブロツク図、第４図は第３図
の動作原理を示すタイムチヤート、第５図はこの
発明を適用した４値信号を得るバイナリトランス
バーサルフイルタの構成を示すブロツク図であ
る。 １：クロツク入力端子、２：信号入力端子、
３：出力端子、４ａ〜４ｄ：π／２移相器、５ａ
〜５ｄ：Ｍ／４タツプシフトレジスタ、６，６ａ
〜６ｄ，６０ａ〜６０ｂ：ROM、７ａ〜７ｄ：
DA変換器、８：アナログ加算回路、７：低域通
過フイルタ、１０：Ｎ逓倍されたクロツク信号入
力端子、１１：Ｍ（36）タツプのシフトレジスタ、
１２：全加算器。
トランスバーサルフイルタを示すブロツク図、第
２図は提案されているバイナリトランスバーサル
フイルタを示すブロツク図、第３図はこの発明に
よる２値信号を得るバイナリトランスバーサルフ
イルタの構成を示すブロツク図、第４図は第３図
の動作原理を示すタイムチヤート、第５図はこの
発明を適用した４値信号を得るバイナリトランス
バーサルフイルタの構成を示すブロツク図であ
る。 １：クロツク入力端子、２：信号入力端子、
３：出力端子、４ａ〜４ｄ：π／２移相器、５ａ
〜５ｄ：Ｍ／４タツプシフトレジスタ、６，６ａ
〜６ｄ，６０ａ〜６０ｂ：ROM、７ａ〜７ｄ：
DA変換器、８：アナログ加算回路、７：低域通
過フイルタ、１０：Ｎ逓倍されたクロツク信号入
力端子、１１：Ｍ（36）タツプのシフトレジスタ、
１２：全加算器。
Claims (1)
- １ ２値のデイジタル信号が入力され、その入力
信号のクロツク周波数（１／Ｔ）のＮ倍（Ｎは２
以上の整数）で駆動され、複数（Ｍ個）のタツプ
を有するシフトレジスタと、その各タツプに接続
され、各タツプ出力を重み付けして加算する重み
付け合成回路と、その出力側に接続される低域通
過フイルタとから成るトランスバーサルフイルタ
において、前記重み付け合成回路は、（Ｎ−１）
個おきの複数（Ｍ／Ｎ個）のタツプ出力を１組と
し、順次１タツプずつずれたＮ組のタツプ出力を
入力とする複数（Ｎ個）のメモリ回路と、それら
メモリ回路の出力を加算する全加算器と、その全
加算器の出力が供給され、その出力相当の入力ビ
ツト数を有するＤ／Ａ変換器とにより構成される
ことを特徴とするトランスバーサルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525083A JPS6016715A (ja) | 1983-07-08 | 1983-07-08 | トランスバ−サルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525083A JPS6016715A (ja) | 1983-07-08 | 1983-07-08 | トランスバ−サルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016715A JPS6016715A (ja) | 1985-01-28 |
| JPH0120567B2 true JPH0120567B2 (ja) | 1989-04-17 |
Family
ID=14905472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12525083A Granted JPS6016715A (ja) | 1983-07-08 | 1983-07-08 | トランスバ−サルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016715A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109024A (en) * | 1979-02-13 | 1980-08-21 | Fujitsu Ltd | Digital filter |
| JPS5853218A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デイジタル・フイルタ |
-
1983
- 1983-07-08 JP JP12525083A patent/JPS6016715A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109024A (en) * | 1979-02-13 | 1980-08-21 | Fujitsu Ltd | Digital filter |
| JPS5853218A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デイジタル・フイルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6016715A (ja) | 1985-01-28 |
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