JPH01205274A - 論理回路の作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理マクロを使用して論理回路を作成する
方法に関するものである。

〔従来の技術〕

第８図に、論理マクロの一例を示す図である。

この論理マクロ（Ｍ６）は、入力端子（Ｉ３４）〜（１
３７）。

出力端子（０１５）をもっている。マクロ（Ｍ６）ノ内
部には論理素子（Ｇ１５）〜（Ｇ１７）があり、マクロ
内輪珪素子（Ｇ１５）〜（Ｇ１７）もそれぞれ入力端子
（Ａ１５）。

（Ｂ１５）、（Ａ１６）、（Ｂ１６）、（Ａ１７）、（
Ｂ１７）　、出力端子（Ｙ１５）。

（Ｙ１６）　、（Ｙ１７）をもっている。各端子（１３
４）〜（１３７）。

（０１５）　、（Ａ１５）〜（８１７）　、（Ｙ１５）
〜（Ｙ１７）は接続線（Ｓ６３）〜（３６９）でつなが
っている。論理マクロぼ内部に論理素子の他に論理マク
ロをもつこともできる。

＠９図ハ、論理マクロを用いた論理回路の入出力端子に
信号レベル１の端子、信号レベルＯの端子、不使用端子
の指定を許して論理設計した後、自動的に不要素子、不
要端子、不要接続線を削除し、削除後に得られた論理接
続情報に基づいてＬ３１金製造する従来の方式の構成図
、第１０図はその際に用いられる計算機上のメインメモ
リの構成図である。第１０図において、メインメモリ（
８１）ホブログラムを記憶するプログラムエリア（８２
）、論理接続情報などのデータを記憶するデータエリア
（８３）　、処理を行なう際に使用するワ−クエリア（
８４）　を持ち、ワークエリア（８４）　Ｈ不使用端子
の情報を記憶するバックワードピンテーブル（８５）と
、信号レベル１又にＯの端子の情報を記憶するフォワー
ドピンテーブル（８６）　ｅ持つ。

９１ｇ９図において、行程（１）では製造すべきＬＳＩ
の論理回路を、論理マクロを用いて作成する。このとき
複数階層のマクロをもつことが許されている。

次に行程０７）でぼ、階層記述された論理回路を階層展
開して１階層の論理マクロにする。展開後の論理マクロ
内輪環接続情報もデータエリア（８３）に格納される。

行程（１８１では、展開された論理マクロの入力端子の
信号レベル１又は０の端子の名前と信号値（１又ＨＯ）
をフォワードピンテーブル（８６）に、不使用端子の名
前をバックワードピンテーブル（８５）に入れ、フォワ
ードピンテーブル（８６）内に情報がある端子から接続
線を出力側にトレース（フォワードトレース）して行く
行程、及びバックワードピンテーブル（８５）内に情報
がある端子から接続線を入力側にトレース（バックワー
ドトレース）して行く行程により、論理マクロ内の不要
素子、不要端子、不要接続線を自動的に削除する。最後
に行程（３）では削除後に得られた接続情報に基づいて
ＬＳＩを製造する。

〔発明が解決しようとする課題〕

論理マクロを用いた論理回路の入出力端子に信号レベル
１の端子、信号レベル０の端子、不使用端子の指定を許
して論理設計した後、自動的に不要素子、不要端子、不
要接続線を削除する従来の方法は、１階層の論理マクロ
内で削除を行なうように構成されているので、階層記述
されている論理回路は一旦階層展開して１階層にしてか
らでないと削除することができず、展開前と展開後両方
の回路の論理接続情報を記憶させるため、大きなデータ
エリア（８３）が必要になるという門地［１があった。

この発明に１上記のような問題を解決するためになされ
念もので、論理マクロを用い、階層記述された論理回路
の入出力端子に信号レベル１の端子、信号レベルＯの・
瑞子、不使用端子の指定を許して論理設計した後、階層
構造を保ったｉまで自動的に不要素子、不要端子、不要
接続線を削除すこの発明に係る論理回路の作成方法に、
論理マクロを用いて階層記述され、入出力端子に信号レ
ベル１の端子、信号レベルＯの端子、不使用端子の指定
を許して設計された崗理回路の階層構造を保ったまま、
各階層の論理マクロ毎に信号レベル１の端子、信号レベ
ルＯの端子、不便用端子から信号レベルを保持しながら
マクロ内の接続線をトレースして、不要素子、不要端子
、不要接続線を削除するようにしたものである。

〔作用〕

この発明における論理回路内の不要素子、不要端子、不
要接続線を自動的に削除する方法は、階層記述された論
理回路を階ｆ−展開せずに、階層構造を保ったままで不
要素子、不要端子、不要接続線を削除する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する０ 第１図に、本発明の一実施例による全体構成図である。

まず最初に、行程（ｌ）で製造すべきＬＳＩの論理回路
を論理マクロ使用して作成する。このとき階層構造をも
つことが許される。次に、行程（２）で階ＩＩ′４溝造
を保ったまま各階層の論理マクロ毎に、そのマクロ内の
不要素子、不弗端子、不要接ｆｆｃ線を自動的に削除す
る。最後に、行程（３）で論理マクロ内の不要素子、不
要端子、不要接続線を削除して得られた論理接続情報に
基づいてＬＳＩを製造する。

第２図は、各階層の論理マクロ毎に不要素子。

不要端子、不要接続線を自動的に削除する工程（２）の
概要フローチャートである。まず、行程（４）で各論理
マクロ内の不要素子、不要端子、不要接ｖｆ、線を不使
用端子から入力側に向かって順に削除（バックワードリ
ダクション）する。次に、行程（５）で各論理マクロ内
の不要素子、不要端子、不要接続線を信号レベル１又は
０の端子から出力側に向かってｊ頃に削除（フォワード
リダクション）シ、さらにフォワードリダクションによ
って生じた不使用端子からバックワードリダクションす
る。

第３図（、）は、各階層の論理マクロ毎にバックワード
リダクションを行なう工程（４）の概要フローチャート
である。まず最初に、行程（６）で不使用端子をもつ論
理マクロのうち最も下位の階層のものを１つ取り出して
対象論理マクロとする。以下の行程（７）〜（９）でに
、この対象論理マクロ内のバックワードリダクションを
行なう。行程（７）で象論理マクロの不使用端子からバ
ックワードトレースして行き、トレースしてみつかった
不要素子、不要端子。

不要接続線を削除する。行程（８）では、バックワード
トレースしてみつかった端子が１つ下位の論理マクロの
出力端子であるか判断し、出力端子であれば、その端子
を１つ下位の論理マクロの不使用端子とする。行程（９
）でぽ、バックワードトレースしてみつかった端子が対
象論理マクロの入力端子であるか判断し、入力端子であ
れば、その端子を１つ上位の論理マクロの不使用端子と
する。以上の行８（６）〜（９）’ｔ−不１更用端子を
もつマクロがなくなるまでくり返えす。

第３図（ｂ）げ、各階層の論理マクロ毎にフォワードリ
ダクション及びバックワードリダクションを行なう工程
（６）の概要フローチャートである。まず最初に、行ａ
　ｔｌｏｌで信号レベル１又に００端子又は不使用端子
をもつ論理マクロのうち最も下位の階層のものを１つ取
り出して対象論理マクロとする。

以下の行程（ｌｌｉ〜（１３ではこの対象論理マクロ円
のフォワードリダクションを行なう。行程（１１）で対
象論理マクロの信号レベル１又に０の端子からフォワー
ドトレースして行き、トレースしてみつかった不要素子
、不要端子、不要接続線を削除する。また素子タイプ（
ＮＯＴ、　ＡＮＤ、　ＯＲなど）の変更可能なものは変
更する。行４１１２）でげ、フォワードトレースしてみ
つかった端子が１つ下位の調理マクロの入力端子である
か判断し、入力端子であれば、その端子′（ｉ１″１つ
下位の論理マクロの信号レベル１又はＯの端子とする。

行程（Ｉ３＋でに、フォワードトレースしてみつかった
端子が対象論理マクロの出力端子であるか判断し、出力
端子であれば、その端子を１つ上位の論理マクロの信号
レベルｌ又ハＯの端子とする。以下の行程α４）〜（Ｉ
６１では、この対象論理マクロ内のバックワードリダク
ションを行なう。行程α（１）では、行程（ｉｌ）で削
除された素子の入力端子から、及び１つ上位又は下位の
論理マクロのフォワードリダクションによって生じた対
象論理マクロの不使用端子からバックワードトレースし
て行キ、トレースしてみつかった不要素子、不要端子、
不要接続線を削除する。行程（１５）でに、バックワー
ドトレースしてみつかった端子が１つ下位の論理マクロ
の出力端子であるか判断し、出力端子であれば、その端
子を１つ下位の論理マクロの不使用端子とする。行程θ
６）でに、バックワードトレースしてみつかった端子が
対象論理マクロの入力端子であるか判断し、入力端子で
あれば、その端子′（ｉｌ−１つ上位の論理マクロの不
使用端子とする。

以上の行程（１０）〜（１６）を、１言号レベル１又は
０の端子又は不使用端子をもつマクロがなくなるまで（
り返えす。

第６図（ａ）　、　（ｂ）に実施例の論理回路図である
。第６図（ａ）において、論理マクロ（Ｍｌ）〜（Ｍｌ
）は階層構造をもっており、調理マクロ（Ｍｌ）に最上
位マクロで階層レベルｌ、論理マクロ（Ｍ２）〜（Ｍ５
）ｉ階層レベル２．論理マクロ（Ｍ６　）　、　（Ｍｌ
　）げ階層レベル３とする。ここで下位の論理マクロは
ど階層レベルが大きい。各論理マクロ（Ｍｌ）〜（Ｍｌ
）ぽ入力端子（１１）　〜（１４１）と出力端子（ｏｌ
）〜（０１６）を持っている。マクロ（Ｍｌ）〜（Ｍｌ
）の内部にに、調理素子（Ｇ１）〜（Ｇ２０）及びフリ
ップ７０ツブ（ＰＩ）　、　（Ｆ２）があり、各素子（
Ｇ１）〜（Ｇ２０　）に入力端子（ＡＩ）、（Ａ２）　
、（Ｂｌ　’）　、　（Ｂ２）　、・・−・・・・（Ａ
２０）　、（Ｂ２０）と出力端子（Ｙｌ）〜（Ｙ２Ｏ）
　、各７リツプフロツプ（Ｆｌ）、（Ｆ２）に入力端子
（ＤＩ）、（ＴＩ）、（Ｄ２）、（Ｔ２）と出力端子（
Ｑｌ）。

（ＱＢＩ　）　、　（Ｇ２）　、　（ＱＢ２　’）を持
っている。第６図（ｂ）において、接続線（Ｓｌ）〜（
３７６）に端子間のつながりを示している。信号レベル
１又ＨＯの端子及び不使用端子に最上位論理マクロ（Ｍ
ｌ）で指定できるものとし、第６図において、入力端子
（Ｉ４）が信号レベルＯの端子、入力端子（Ｉ６）が信
号レベル１の端子、出力端子（Ｇ５）が不使用端子とし
て指定されている。

′ｖＪ５図に、夫施例の計ｇｓ上のメインメモリの構成
図である。メインメモリ（８１）内のワークエリア（８
４）は、不使用端子の情＠全記憶するバックワードビン
テーブル（８５）、ｗ号しベル１又に０の端子の情報を
記憶するフォワードビンテーブル（８６）　、ピックア
ップされた端子のうちの不使用端子に入る接続線の情報
を記憶するバックワード接＠紗テーブル（８７）　、ピ
ックアップされた端子のうち係号レベル１又に０の端子
から出る接続線の情報を記憶するフォワード接続線テー
ブル（８８）の以上４つのテーブルを持つ。

次に、シア６図（ａ）　、　（ｂ）で示される論理回路
の不要素子、不要端子、不要接ｆｆ！ｊｃ線を、階層情
造を保ったままで自１の的に削除するアルコリズムを第
４図（、）〜（ｄ）の行程（２１）〜（７６）を用いて
説明する。

１ず最初に、各論理マクロ内のバックワードリダクショ
ンを行なう。

行程（２＋１　：最上位論理マクロ（Ｍｌ）の不使用端
子（０５）の名前と論理マクロ（Ｍｌ）の名前及び階層
レベル（−１）をメインメモリ（８１）のバックワード
ビンテーブル（８５）（以下、　ＢＷビンＴと略す）に
入れる。

行４４＠２）　：　ＢＷピンＴ　（８５）に端子の情報
があるか判断する。端子（０５）の情報があるので、行
程（支））に飛ぶ。

行程□□□）：８ＷビンＴ　（８５）からマクロ（Ｍｌ
）の端子（０５）の＋ｐｔ報を取り出し、この端子（０
５）に入る接続線（３２１）を検索し、端子（０５）と
共に名前をメインメモリ（８１）のバックワード接続線
テーブル（８７）　（以下、ＢＷ接続馴Ｔと略す）に入
れる。

以下の行程での対象論理マクロをマクロ（Ｍｌ）とする
。

行程シ４）：対象論理マクロ（Ｍｌ）内のバックワード
リダクションを行なうサブルーチンの行Ｗ　ｔ３０１に
飛ぶ。

行ａ（：効＋　ＢＷ接続線Ｔ　（８７）に接続線の情報
があるか判断する。接続線（５２１）の情報があるので
行程０１）に飛ぶ。

行程＋３＋１　：　ＢＷ接続線Ｔ　（８７）から接続−
（５２１）のｍ報を取り出す。

行程敬：接続線（Ｓ２１）が入る不要端子（０５）を削
除する。

行ａ（３（８）：接続線（５２１）が分岐し、対象論理
マクロ（Ｍｌ）の削除した端子’（０５）以外の出力端
子又ぼ他の素子の入力端子につながっているか判断する
。

分岐していないので行程（至）に飛ぶ。

行程＋３４１１接続線（Ｓ２１）を入力側にトレースす
る。

行程（３５１＋　トレースしてみつかった対象論理マク
ロ（Ｍｌ）の端子（０１４）と接続ＩｔＭ（ｓ２ｘ）を
削除する。

ここで端子（０１４）　９１論理マクロ（Ｍ５）の出力
端子でもあるが、削除できるのは対象論理７りロ（Ｍｌ
）内の端子のみとし、論理マクロ（Ｍ５）内の端子（０
１４）ニ、この行程でに削除されないものとする。

行程（３６１＋削除した端子（０１４）が対象論理マク
ロ（Ｍｌ）の入力端子か判断する。入力端子でないので
行程（３ηに飛ぶ。

行程Ｇ′７１＋削除した端子（０１４）を出力端子とす
る論理マクロ（Ｍ２）の全ての出力端子が削除されてい
るか判断する。削除されていないので行程（支）に飛ぶ
。

行程端：削除した端子（０１４）が下位の論理マクロの
出力端子か判断する。論理マクロ（Ｍ５）の出力端子な
ので行程（３９）に飛ぶ。

行程＋３９）　；削除した端子（０１４）の名前と、下
位の論理マクロ（Ｍ５）の名前及び階層レベル（−２）
をＢＷピンＴ　（８５）に入れる。

行程（桐：ＢＷ接続綾Ｔ　（８７）に接続線の情報がな
いのでサブル−チから出て行程＋２２　ｖｃ　＝る。

行程＋２’ａ　：　ＢＷピンＴ　（８５）に端子（０１
４）の情報があるので行程□□□に飛ぶ。

行程（ハ）＋ＢＷピンＴ　（８５）からマクロ（Ｍ５）
の端子（０１４）の情報を取り出し、端子（ｏ１４）と
端子（０１４）に入る接続線（Ｓ６２）の名前をＢＷ接
続ｉ！！！Ｔ（８７）に入れる。以下の行程での対象論
理マクロをマクロ（Ｍ５）とする。

行程ｅｌ！４］　１対象、Ｉｌ甫理マクロ（Ｍ５）内の
バックワードリダクションを行なうサブルーチンの行程
（３０）に弛ぶ。

行程（３０ｊ　＋　ＢＷ接続ｇＴ（８７）に接続線（Ｓ
６２）の情報があるので行程（３１１に飛ぶ。

行程１３１１　：　ＢＷ接続線Ｔ　（８７）から接続線
（Ｓ６２）の情報を取り出す。

行程（図：接続、曹（３６２）が入る端子（０１４）を
削除する。

行程謔：接続線（Ｓ６２）ぼ分岐していないので行程（
詞に飛ぶ。

行ｕ（３４１：接続線（Ｓ６２　）を入力側にトレース
する。

行程・、３５１　：　トレースしてみつかった端子（ｙ
１４）と接η元＃４　（Ｓ６２）を削除する。

行程側：削除した端子（Ｙ］４）にマクロ（Ｍ５）の入
力端子でないので行程（３力に飛ぶ。

行程（３η；削除した端子（Ｆ１４）　ｋ出力端子とす
る素子（Ｇ１４）のすべての出力端ｉ子が削除されてい
るので、行程（４２）に飛ぶ。

行程（４２）　＋素子（Ｇ１４）の入力端子（Ａ１４）
と端子（Ａ１４）に入る信号（５６０）の名前、入力端
子（Ｂ１４）と端子（Ｂ１４）に入る接続Ｍ　（３５８
）の名前ケそれぞれ組にしてＢＷ接ＭＡＴ（８７）に入
れる。

行程（４３）：素子（Ｇ１４）を削除する。

行程（３０）　＋　ＢＷ接続馴Ｔ（８７）に接続線（３
５８）と（Ｓ６０）の情報があるので行程（３１）に飛
ぶ。

行程（３１）　：　ＢＷ接続糾Ｔ　（８７）から接続硼
（Ｓ５８）の↑Ｈ報を取り出す。

行程（３２１：接続線（３５８）が入る端子（Ｂ１４　
）を削除する。

行程（３３１Ｉ接続釧（Ｓ５８）ぼ分岐していないので
行程（に飛ぶ。

行程（３４１＋接続線（３５８）を入力側にトレースす
る。

行程■〔エトレースしてみつかった端子（ＱＢ２）と接
続線（３５８）全削除する。

行程（３６）：削除した端子（ＱＢ２　）にマクロ（Ｍ
５）の入力端子でないので行程（３７）に飛ぶ。

行程間；削除した端子（ＱＢ２）を出力端子とするフリ
ップフロップ（Ｆ２）のすべての出力端子が削除されて
いないので行程（ト）に飛ぶ。

行程卵：削除した端子（ＱＢ２）に下位の論理マクロの
出力端子でないので行程（３０）に戻る。

行！（：ｉ）　：　ＢＷ接続線Ｔ（８７）に接ＭＵ（Ｓ
６０）の１ｎ報があるので行程０１）に触ぶ。

行ａｅｌ）　：　ＢＷ接続線Ｔ　（８７）から接続線（
３６０）の情報を取り出す。

行程ｆ３２１１接続線（Ｓ６０）が入る端子（Ａ１４）
を削除する。

行程（３（支）：接ｆｉ線（Ｓ６０）げ分岐していない
ので行程（財）に飛ぶ。

行程（３４１：接続線（３６０）を入力仰１にトレース
する。

行程（３５）　＋　）レースしてみつかった端子（Ｆ１
３）と接続線（３６０）を削除する。

行程（３（支）：削除した端子（Ｆ１３）ぼマクロ（Ｍ
５）の入力端子でないので行程Ｇ′７）に飛ぶ。

行程０η雪削除した端子（Ｆ１３）を出力端子とする素
子（Ｇ１３　）のすべての出力端子が削除されているの
で行程（４２）に飛ぶ。

行程（４２）　＋素子（Ｇ１３　）の入力端子（Ａ１３
）と端子（Ａ１３）に入る接続線（３５２）の名前、入
力端子（Ｂ１３）と端子（Ｂ１３）　ＶＣ入る接続線（
３５７）の名前をそれぞれ組にしてＢＷ接続糾Ｔ（８７
）に入れる。

行程（４３）：素子（Ｇ１３　）を削除する。

行８印）ＦＢＷ接続線Ｔ　（８７）に接続線（Ｓ５２）
と（Ｓ５７）の情報があるので行程（３１１に飛ぶ。

行程ｔ３１１　：　ＢＷ接続線Ｔ　（８７）から接続線
（Ｓ５２）の情報を取り出す。

行程ｔａ２１＋接続線（Ｓ５２）が入る端子（Ａ１３）
を削除する。

行程＋３３１　：接続Ｉｖｉ！（Ｓ５２）　ｉ分岐して
いないので行程＋３４１に飛ぶ。

行程（３４１：接続！　（３５２）を入力側にトレース
する。

行程（ト）ニドレースしてみつかったマクロ（Ｍ５）の
端子（Ｉ３１）と接続線（３５２）を削除する。

行程（３６１：削除した端子（１３１）げマクロ（Ｍ５
）の入力端子なので行ｇ　（４０１に飛ぶ。

行程（４０１：対象商理マクロ（Ｍ５）が最上位論理マ
クロであるか判断する。最上位論理マクロでないので行
程（４１）に飛ぶ。

行程（４１）　＋削除した端子（１３１）の名前と、上
位の論理マクロ（Ｍｌ）の名前及び階層レベル（−１）
をＢＷピンＴ　（８５）に入れる。

行程（３０）　＋　ＢＷ接続線Ｔ　（８７）に接続線（
Ｓ５７）の情報があるので行ａ（３１＋に飛ぶ。

行程（３１１＋　ＢＷ接続線Ｔ　（８７）から接続線（
Ｓ５７）の情報を収り出す。

行保＠２１１接続線（Ｓ５７）が入る端子（Ｂ１３）を
削除する。

行程（３３１１接続線（３５７）に分岐していないので
行程図に飛ぶ。

行程ｔ３４１　Ｓ接続線（Ｓ５７）　２入力端にトレー
スする。

行程（３５ｊ＋）レースしてみつかった端子（Ｑ２）と
接続Ｉｖ！（Ｓ５７）を削除する。

行程（３６１＋削除した端子（Ｑ２）ぼマクロ（Ｍ５）
の入力端子でないので行程のηに飛ぶ。

行程ｔ３７１　＋　ｌ’！１１除した端子（Ｑ２）を出
力端子とするフリップフロップ（Ｆ２）のすべての出力
端子が削除されているので行程（４２）に飛ぶ。

行程（４２）　＋フリップフロップ（Ｆ２）の入力端子
（Ｄ２）と端子（Ｄ２）に入る接続線（８５３）の名前
・入力端子（Ｔ２）と端子（Ｔ２）に入る接続＃　（Ｓ
５４）の名前をそれぞれ組にしてＢＷ接続線Ｔ　（８７
）に入れる。

行程（４３）　＋７リツプ７０ツブ（Ｆ２）　’！ｉ＝
　Ｆ３１ｊ除する。

行程＋刻＋　ＢＷ　’Ｍｇ　線Ｔ　（８７）　Ｋ接続線
（Ｓ５３）と（Ｓ５４）の情報があるので行程０１）に
飛ぶ。

行程（３１）　：　ｓｗ接続、ＪＴ（８７）から接続線
（Ｓ５３）の情報を取り出す。

行程勉：接続線（Ｓ５３）が入る端子（Ｄ２）を削除す
る。

行程−：接続純（Ｓ　５３　）に分岐していないので行
程（３４）に飛ぶ。

行程例：接続線（９５３）を入力側にトレースする。

行ａｆ３５１　＋　Ｉ−レースしてみつかったマクロ（
Ｍ５）の端子（１３２）と接続線（Ｓ５３　）を削除す
る。

行程（ト）：削除した端子（１３２）げマクロ（Ｍ５）
の入力端子なので行８（４（２）に飛ぶ。

行ａ（４０１：マクロ（Ｍ５）は最上位論理マクロでな
いので行程（４１）に飛ぶ。

行程（４１）＋削除した端子（１３２）の名前と、上位
の論理マクロ（Ｍｌ）の名前及び階層レベル（−１）を
・ＢＷビンＴ　（８５）に入れる。

行程嗅二ＢＷ接続紗Ｔ　（８７）に接続線（Ｓ５４）の
情報があるので行ｕｔ３１）に飛ぶ。

行程Ｇｌ）　＋　ＢＷ接続線Ｔ　（８７）から接’４　
ｋ　（Ｓ５４　）の情報を収り出す。

行程暁；接続線（Ｓ５４）が入る端子（Ｔ２）を削除す
る。

行程瞥：接続線（Ｓ５４）は分岐していないので行程（
３４１に飛ぶ。

行程１３４１　：接続線（３５４）を入力側にトレース
する。

行程＋３５）　：　）レースしてみつかったマクロ（Ｍ
５）の端子（１３３）と接続−（３５４）を削除する。

行程（３６１Ｘ削除した端子（１３３）にマクロ（Ｍ５
）の入力端子なので行程（４０ｉ　ｉＣ飛ぶ。

行程（佃；マクロ（Ｍ５）　ｌｄ最上位論理マクロでな
いので行程（４１）に地ぶ。

行程（４１）　：削除した端子（１３３）の名前と、上
位の論理マクロ（Ｍｌ）の名前及び階層レベル（−１）
をＢＷビンＴ　（８５）に入れる。

行程（３０口ＢＷ接続線Ｔ　（８７）に接続線の情報が
ないのでサブルーチンから出て行程（２Ｚに戻る。

行程１２２　：　ＢＷ　ヒフ　Ｔ　（８５）に端子（１
３１）　、（１３２）、（ｌ３３）の情報があるので行
程（２３）に飛ぶ。

行程（２３１＋　ＢＷビンＴ　（８５）からマクロ（Ｍ
ｌ）の端子（１３１）　、（１３２）　、（１３３）の
情報を収り出し、端子（ｌ３１）と端子（１３１）に入
る接続ｆｌｊｌ（Ｓ１２）の名前。

端子（１３２）と端子（１３２）に入る接続線（Ｓ１２
）の名前、端子（１３３）と端子（ｌ３３）に入る接続
線（３１２）の名前をそれぞれ組にしてＢＷ接続練Ｔ（
８７）に入れる。以下の行程での対象論理マクロをマク
ロ（Ｍｌ）とする。

行程（２４１？対象論理マクロ（Ｍｌ）内のバックワー
ドリダクションを行なうサブルーチンの行程−に飛ぶ。

行程（３ｏ）　：　ＢＷ接続線Ｔ　（８７）に端子（ｌ
３１　）　、（１３２）。

（１３３”）に入る接続ｍ　（３１２）の情報があるの
で行程Ｇｌ）に飛ぶ。

行程ｆ３１）　：　ＢＷ接続線Ｔ　（８７）から端子（
ｌ３１）に入る接続線（Ｓ１２）の情報を収り出す。

行８（３２：接続、Ｈ（Ｓ１２）が入る端子のうち端子
（ｌ３１）を削除する。

行程ｆ３３１　：接続、ｌ　（５１２）　ｆｄ分岐して
マクロ（Ｍ５）の入力端子（ｌ３２）　、（ｌ３３）に
つながっているので行程（３０）に戻る。

行程即＋　ＢＷ接続線Ｔ　（８７）に端子（Ｉ３２）　
、（１３３）に入る接続線（ｓ＋２）の情報があるので
行程（３１１に飛ぶ。

行程ｔ３１１　：　ＢＷ接続線Ｔ　（８７）から端子（
１３２）に入る接続線（Ｓ１２）を取り出す。

行程０ｚ：接続線（３１２）が入る端子のうち端子（Ｉ
３２）を削除する。

行程（へ）弓接続線（ｓｘ２）ｉ分岐してマクロ（Ｍ５
）の入力端子（ｌ３３）につながっているので行程００
）に戻る。

行程−：ＢＷ接続＃Ｊ　Ｔ　（８７）に端子（１３３）
に入る接続線（Ｓ１２）の情報があるので行程賄）に飛
ぶ。

行程＠１１　＋　１３Ｗ接続線Ｔ（８７）から端子（１
３３）に入る接続１恨（Ｓ１２　）を収り出す。

行程（３カニ接続線（３１２）が入る端子（Ｉ３３）を
削除する。

行４　Ｉ３）　：接続線（５１２）　ｉ分岐していない
ので行程（財）に飛ぶ。

行程（圓：接続線（３１２）を入力側にトレースする。

行程側エトレースしてみつかった端子（１１２）と接続
、國（５１２）を削除する。

行程（苅工削除した端子（１１２）げマクロ（Ｍｌ）の
入力端子なので行程ｊ４０）に飛ぶ。

行８　（４０）　：マクロ（Ｍｌ）ｉ最上位論理マクロ
なので行程（３０）に戻る。

行程（刻＋ＢＷ　接続線Ｔ（８７）に接続線がないので
サブルーチンから出て行程（ｎに戻る。

行程＋２２　＋　ＢＷビンＴ　（８５）に端子がないの
で行程−に飛ぶ。

以上で、各論理マクロ内のバックワードリダクションが
終わり、次に各論理マクロ内のフォワードリダクション
及びパックワードリダクションを行なう。

行程−：最上位論理マクロ（Ｍｌ）の信号レベル１の端
子（Ｉ６）の名前と、論理マクロ（Ｍｌ）の名前及び１
騎層レベル（−１）ｋメインメモリ（８１）のフォワー
ドピンテーブル（８６）　（以下、ＦＷビンＴと略す）
に入れる。また、信号レベルＯの端子（Ｉ４）の名前と
、論理マクロ（Ｍｌ）の名前及び階層レベル（−１）を
ＦＷピンＴ　（８６）に入れる。

行程Ｉ２印＋　ＦＷピンＴ　（８６）又にＢＷビンＴ　
（８５）に端子の情報があるか判断する。ＦＷビンＴ　
（８６）に端子（Ｉ４）、（Ｉ６）の情報があるので行
程霞）に飛ぶ。

行程２７１：　ｐｗピンＴ　（８６）からマクロ（Ｍｌ
）の端子（１４）　、（１６）の情報を取り出す。信号
レベル１の端子（Ｉ６）から出る接続線（Ｓ６）　？検
索し、名前と信号＋［１！（−１）全フォワード接続線
テーブル（８８）　（以下、ＦＷ接接続線色略す）に入
れる。また、信号レベル０の端子（工４）から出る接Ｘ
１（３４）を検索し、名前と信号値（−〇）をＦＷ接接
続線色（８８）に入れる。以下の行程での対象論理マク
ロをマクロ（Ｍｌ）とする。

行程−：対象論理マクロ（Ｍｌ）内のフォワードリダク
ションを行なうサブルーチンの行程（４４）に飛ぶ。

行程（４４）　：　ＦＷ接接続線色（８８）に接続線の
情報があるか判断する。接続線（３４）、（３６）の情
報があるので行程（４５）に飛ぶ。

行程（４５）　ｉ　ＦＷ接接続線色（８８）から接続線
（Ｓ４）の１゛＃報を取り出す。

行程（４６）　Ｉ接続線（Ｓ４）が出る端子（１４）’
ｉ削除する。

行程（４７）　＋接続線（Ｓ４）を出力側にトレースす
る。

行＋ｉ　（４８）　：　）レースしてみつかった対象論
理マクロ（Ｍｌ）の端子（１１６）を削除する。ここで
端子（１１６）　ｎ　ｆｆ１ｉｔｉ理マクロ（Ｍ２）の
入力端子でもあるが、削除できるのは対象論理マクロ（
Ｍｌ）内の端子のみとし、論理マクロ（Ｍ２）内の端子
（１１６）に、この行程では削除されないものとする。

行８（４９）　：削除した端子（１１６）が対象論理マ
クロ（Ｍｌ）の出力端子か判断する。出力端子でないの
で行程（５０）に飛ぶ。

行程（５０）二削除した端子（１１６）が下位の倫理マ
クロの入力端子か判断する。論理マクロ（Ｍ２）の入力
端子なので行程（５６）に飛ぶ。

行程（５６）　：削除した端子（１１６）の名前及び信
号値（−０）、下位の論理マクロ（Ｍ２）の名前及び階
層レベル（−２）をＦＷビンＴ　（８６）に入れる。

行ａ　（５２）　ｉ接続線（Ｓ４）のファンアウト素子
のすべてをトレースしたか判断する。接続線（Ｓ４）に
分岐していないので行程（５３）に飛ぶ。

行程（５３）ニドレースした接続線（Ｓ４）を削除する
Ｏ 行程（４４）　？　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
（Ｓ６）の情報があるので行Ｇ　（４５）に飛ぶ。

行程（４５）　＋　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（Ｓ６）の情報を取り出す。

行程（４６）　：接続線（Ｓ６）が出る端子（１６）を
削除する。

行程（４７）！接続線（Ｓ６）を出力側にトレースする
。

行程（４８）ニドレースしてみつかった端子（１１８）
を削除する。

行程（４９）　：削除した端子（１１８）にマクロ（Ｍ
ｌ）の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　＋削除した端子（７１８）に下位の論理
マクロ（Ｍ３）の入力端子であるので行′ＰＡ（５６）
に飛ぶ。

行程（５６）：削除した端子（１１８）の名前及び信号
値（−１）、下位の論理マクロ（Ｍ３）の名前及び階層
レベル（−２）をＦＷピンＴ　（８６）に入れる。

行程（５２）　：接続線（Ｓ６）　Ｈ分岐していないの
で行程（５３）に飛ぶ。

行程（５３）　！接続線（Ｓ６）を削除する。

行程（４４）　？　Ｆ　Ｗ接続、１ｉｌＴ（８８）に接
続線情報がないのでサブルーチンから出て行程（２９）
に飛ぶ。

行程−：対象論理マクロ（Ｍｌ）内のバックワードリダ
クションを行なうサブルーチンの行６４’３（υに弛ぶ
。

行程（３０）　Ｉ　Ｂ　Ｗ接続ｆｓＴ（８７）に接続線
の情報がないのでサブルーチンから出て行程（５）ｉＶ
ｃ民る。

行程嶽＋ＦＷピンＴ　（８６）に端子（１１６）、（１
１８）の情報があるので行程（ロ）に飛ぶ。

行程＠７１　＋　Ｆ　ＷピンＴ　（８６）からマクロ（
Ｍ２）の端子（１１６）の情報を取り出し、この端子（
１１６）から出る接続線（Ｓ２５）の名前及び信号値（
−〇）をＦＷ接続線Ｔ　（８８）に入れる。以下の行程
での対象論理マクロをマクロ（Ｍ２）とする。

行程（ハ）：；ｌ″を象論理マクロ（Ｍ２）内のフォワ
ードリダクションを行なうサブルーチンの行程（４４）
に飛ぶ。

行程（４４）　＋　Ｆ　Ｗ接続ｆｆＭＴ（８８）に接続
線（３２５）の情報があるので行程（４５）に飛ぶ。

行８　（４５）　：　Ｆ　Ｗ接続線Ｔ　（８８）から接
続線（５２５）の情報を収り出す。

行程（４６）：接続線（Ｓ２５）が出る端子（１１６）
を削除する。

行程（４７）　：接続線（Ｓ２５）を出力側にトレース
する０ 行程（４８）　：　）レースしてみつかった端子（Ｃ２
）を削除する。

行程（４９）　＋削除した端子（Ｃ２）ぼマクロ（Ｍ２
）の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　＋削除した端子（Ｃ２）は下位の論理マ
クロの入力端子でないので行程（５１）に飛ぶ。

行程（５１）　：素子タイプの変更を行なうサブルーチ
ンの行程（５７）に飛ぶ。

行程（５７）　＋削除した端子（Ｃ２）を入力端子とす
る素子（Ｇ２）の素子タイプを判断する。ＮＯＨなので
行Ｐ４（７３）に飛ぶ。

行程（７３）　＋削除した端子（Ｃ２）に入る接続線（
Ｓ２５）の信号値が１か０か判断する。信号値げ０なの
で行程（６９）に飛ぶ。

行８　（６９）　＋素子（Ｇ２）の未削除入力端子数が
１か２以上か判断する。未削除入力端子数は２なので素
子タイプの変更に行なわず、サブルーチンを出て行程（
５２）に飛ぶ。

行＠（５２）　！接続線（３５２）のファンアウト素子
（Ｇ３）ｆｔたトレースしていないので行ａ（４７）に
戻る。

行程（４７）　ｒ接続線（Ｓ２５　）を出力側にトレー
スする。

行！　（４８）　：　トレースしてみつかった端子（Ａ
３）を削除する。

行ａ　（４９）　！削除した端子（Ａ３）　ｉ　？りＣ
１（Ｍ２）の出力端子でないので行程（５０）に飛ぶ。

行ａ　（５０）　：削除した端子（Ａ３）に下位の論理
マクロの入力端子でないので行程（５１）ＶＣ飛ぶ。

行４　（５１）　＋素子タイプの変更ヲ行なうサブルー
チンの行程（５７）に飛ぶ。

行程（５７）　＋削除した端子（Ａ３）を入力端子とす
る素子（Ｇ３）のタイプｉ　ＮＡＮＤなので行程（６８
）に飛ぶ。

行程（６Ｂ）　＋接続線（３２５）の信号須ば０なので
行程（７１）に飛ぶ。

行程（７１）　＋素子（Ｇ３）の出力端子（Ｙ３）を信
号レベル１の端子とし、端子（Ｙ３）から出る接続線（
Ｓ３０）の名前及び信号１１［（−１）をＦＷ接続線Ｔ
　（８８）に入れる。

行程（６７）　＋素子（Ｇ３）の未削除入力端子（Ｂ３
）の名前と、それに入る接続線（Ｓ２６）の名前を、Ｂ
Ｗ接続線Ｔ　（８７）に入れる。

行、Ｈ（６０）　？素子（Ｇ３）を削除し、サブルーチ
ンから出て行程（５２）に飛ぶ。

行程（５２）　：接続線（Ｓ２５）のファンアウト素子
をすべてトレースしたので行程（５３）に飛ぶ。

行程（５３）　：接続Ｍ　（３２５）を削除する。

行程（４４）　＋　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
（５３０）の情報があるので行程（４５）に飛ぶ。

行程（４５）　Ｉ　Ｆ　Ｗ接＠姻Ｔ　（８８）から接続
線（Ｂ３０）の情報を収り出す。

行程（４６）：接続＃（Ｓ３０）が出る端子（Ｙ３）を
削除する。

行程（４７）　：接続＃Ｊ　（３３０）を出力側にトレ
ースする０ 行ｄ　（４８）　ｓ　トレースしてみつかったマクロ（
Ｍ２）内の端子（０８）を削除する。

行程（４９）　ｉ削除した端子（０８）げマクロ（Ｍ２
）の出力端子なので行程（５４）に飛ぶ。

行程（５４）　１対象軸理マクロ（Ｍ２）が最上位の論
理マクロか判断する。最上位論理マクロでないので行程
（５５）に飛ぶ。

行程（５５）　＋削除した端子（０８）の名前及び１−
号ＩＩＩ　（−１）　、上位の論理マクロ（Ｍｌ）の名
前及び階層レベル（−１）をｐｗピンＴ　（８６）に入
れる。

行ｍ　（５２）　＋接続線（Ｓ３０）　ｌ’！分岐して
いないので行程（５３）　Ｋ飛ぶ。

行程（５３）：接続線（５３０）を削除する。

行程（４４）！ＦＷ！！絖線Ｔ　（８８）に接続線の情
報がないのでサブルーチンを出て行程値９）に飛ぶ。

行程（２９）　＋対象論理マクロ（Ｍ２）内のバックワ
ードリダクションを行うサブルーチンの行程（３０）に
飛ぶ０ 行程（３０ｉ　；　Ｂ　Ｗ接続線Ｔ　（８７）に接続線
（Ｃ２６）の情報があるので、行程ｔ３１）に飛ぶ。

行程賄１：　Ｂｗ接続線Ｔ　（８７）から接続線（３２
６）の情報を取り出す。

行８曽：接続線（３２６）が入る端子のうち端子（Ｂ３
）を削除する。

行程（３濁：接続線（Ｓ２６）に分岐して素子（Ｇ２）
の入力端子（Ｂ２）につながっているので行８　（３０
）に戻る。

行ａ（３ｏ＋：ｓｗ接続巌Ｔ　（８７）に接続線の情報
がないのでサブルーチンを出て行程伐四に民る。

行程□□□；ＦＷピンＴ　（８６）に端子（１１８）、
（０８）の情報があるので行程シフ）に飛ぶ。

行程＋２７）　：　ｒｒ　ｗピンＴ　（８６）から階層
レベル２のマクロ（Ｍ３）の端子（１１８）の情報を取
り出し、この端子（ｎ８）から出る接続線（Ｓ３１　）
の名前及び信号値（−１）をＦＷ接続線Ｔ　（８８）に
入れる。以下の行程での対象論理マクロ全マクロ（Ｍ３
）とする。

行程（ハ）：対象調理マクロ（Ｍ３）内のフォワードリ
ダクションを行なうサブルーチンの行程（４４）に飛ぶ
。

行程（４４）　：　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
（Ｓ３１）の情報があるので行程（４５）に飛ぶ。

行程（４５）　＋　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（５３１）の情報を取シ出す〇 行程（４６）　＋接続線（３３１）が出る端子（１１８
）を削除する。

行程（４７）　＋接続ａ（５３１）を出力側にトレース
する。

行ｅ％　（４８）　：　）レースしてみつかったマクロ
（Ｍ３）の端子（１３８）を削除する。

行程（４９）　＋削除した端子（１３８）にマクロ（Ｍ
３）の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　＋削除した端子（１３８）は下位の論理
マクロ（Ｍｌ）の入力端子なので行程（５６）に飛ぶ。

行程（５６）；削除した端子（１３８）の名前及び傷号
ＩＩ　（−１）　、下位の論理マクロ（Ｍ７）の名前及
び階層レベル（−３）をＦＷビンＴ（８６）に入れる。

行程（５２）　＋接続線（Ｓ３１）のファンアウト素子
（Ｇ４）　ｉまたトレースしていないので行ａ（４７）
に戻る。

行程（４７）　：接続線（３３１）を出力側にトレース
する。

行４　（４８）　＋　）レースしてみつかった端子（Ａ
４）を削除する。

行程（４９）＋削除した端子（Ａ４）げマクロ（Ｍ３）
の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　＋削除した端子（Ａ４）に下位の論理マ
クロの入力端子でないので行［（５１）に飛ぶ。

行程（５１）　＋素子タイプの変更を行なうサブルーチ
ンの行程（５７）に飛ぶ。

行程ＣＥＩ）　！削除した端子（Ａ４）を入力端子とす
る素子（Ｇ４）のタイプｆｆ　ＮＯＴなので行程（５８
）に飛ぶ。

行程（５８）　＋接続線（５３１）の信号値に１なので
行程（５９）に飛ぶ。

行ＰＡ（５９）　：素子（Ｇ４）の出力端子（Ｙ４）を
信号レベル０の端子とし、端子（Ｙ４）から出る接続ｄ
　（５３６）の名前及び信号値（−〇）をＦＷ接続線Ｔ
　（８８）に入れる。

行＆　（６０１：素子（Ｇ４）を削除し、サブルーチン
から出て行程（５２）に飛ぶ。

行程（５２）：接続線（ｓ３１　）のファンアウト素子
をすべてトレースしたので行程（５３）に飛ぶ。

行程（５３）：接続線（３３１）を削除する。

行程（４４）　：　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
（Ｓ３６）の情報があるので行程（４５）に飛ぶ。

行程（４５）　！　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（Ｓ３６）の情報を収り出す。

行程（４６）　！接続線（Ｓ３６）が出る端子（Ｙ４）
を削除する。

行程（４７）　？接続線（Ｓ３６）　ｅ出力側にトレー
スする０ 行程（４８）　＋　トレースしてみつかったマクロ（Ｍ
３）の端子（Ｉ４０）を削除する。

行程（４９）　＋削除した端子（Ｉ４０）　ｌｄ　７り
ｏ　（Ｍ３）の出力端子でないので行程（５０）に飛ぶ
。

行程（５０）　＋削除した端子（１４０）に下位の論理
マクロ（Ｍ７）の入力端子なので行程（５６）に飛ぶ。

行程（５６）　：削除した端子（１４０）の名前及び信
号値（−０）　、下位の調理マクロ（Ｍ７）の名前及び
階層レベル（−３）全ＦＷビンＴ　（８６）に入れる。

行４　（５２）　＋接続線（３３６）Ｉ／ｆ分岐してい
ないので行程（５３）に飛ぶ。

行程（５３）　＋接続線（Ｓ３６）を削除する。

行程（４４）　：　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
の情報がないのでサブルーチンを出て行程外；に飛ぶ。

行程ン９）二対象論理マクロ（Ｍ３）内のバックワード
リダクションを行なうサブルーチンの行程（３０！に飛
ぶ。

行程（３０１＋　Ｂ　Ｗ接続線Ｔ　（８７）に接続線の
情報がないのでサブルーチンを出て行程嶽に戻る。

行程郭１；ｐｗビンＴ　（８６）に端子（１３８）、（
１４０）。

（０８）の情報があるので行程シカに飛ぶ。

行程＋２７＋　＋　Ｆ　ＷピンＴ　（８６）から階層レ
ベル（−３）のマクロ（Ｍ７）の端子（１３８）、（１
４０）の情報を取シ出す。端子（１３８）から出る接続
線（８７０）の名前及び信号値（−１）をＦＷ接続！ｔ
ｉｌＴ（８８）に入れる。また、端子（１４０）から出
る接続線（Ｓ７２）の名前及び信号１１！（−０）をＦ
Ｗ接続巌Ｔ　（８８）に入れる。以下の行程での対ａ！
論理マクロをマクロ（Ｍ７）とする。

行程ρ均二対象論理マクロ（Ｍ７）内のフォワードリダ
クションを行なうサブルーチンの行程（４４）に飛ぶ。

行程（４４）　？　Ｆ　Ｗ接ｆｆｃｍＴ（８８）に接続
線（５７０）　。

（Ｓ７２）の情報があるので行程（４５）に飛ぶ。

行４　（４５）　ｓ　Ｆ　Ｗ　接ｍＨＴ　（８８）　カ
ら接（”Ｎ！　（５７０）の情報ｔｌ−収り出す。

行程（４６）　＋接続線（Ｓ７０）が出る端子（Ｉ３８
）を削除する。

行程（４７戸接続線（３７０）を出力側にトレースする
。

行程（４８）　＋　トレースしてみつかった素子（Ｇ１
８）の端子（Ａ１８）を削除する。

行程（４９）　？削除した端子（Ａ１８）はマクロ（Ｍ
７）の出力端子でないので行程（５０）に飛ぶ。

行４　（５０）　＋削除した端子（Ａ１８）　ｕ下位の
論理マクロの入力端子でないので行程（５１）に飛ぶ。

行程（５１）　＋素子タイプの変更を行なうサブルーチ
ンの行程（５７）に飛ぶ。

行程（５７）　＋削除した端子（Ａ１８）を入力端子と
する素子（Ｇ１８）のタイプｉ　ＡＮＤなので行程（６
２）に飛ぶ。

行程（６２）　：接続線（ｓ７０）の信号１直に１なの
で行程（６３）に飛ぶ。

行程（６３）　＝素子（Ｇ１８）の未削除入力端子数に
１なので行程（６４）に飛ぶ。

行程（６４）　＋素子（Ｇ１８）の未削除入力端子（８
１８）に入る接続線（５７１）と出力＃！（Ｓ７４）を
つなぐ。

行程（６５）　＋素子（Ｇ１８）の未削除入力端子（８
１８）と出力端子（Ｙ１８）を削除する。

行程（６０）　！素子（Ｇ１８）を削除し、サブルーチ
ンから出て行程（５２）に弛ぶ。

行程（５２）　＋　接続線（３７０）ｉ分岐していない
ので行ＰＡ（５３）に飛ぶ。

行程（５３）：接続線（Ｓ７０）を削除する。

行８　（４４）　＋　Ｆ　Ｗ接続１Ｔ（８８）に接続線
（Ｓ７２）の情報があるので行程（４５）に飛ぶ。

行ｐｉ　（４５）　：　Ｆ　Ｗ接４ｆ　紳Ｔ　（８８）
から接続線（Ｓ７２）の情報を収り出す。

行程（４６）：接続線（３７２）が出る端子（１４０）
を削除する。

行程（４７）　＋接続線（３７２）を出力側にトレース
する。

行ｈＢ　（４８）　Ｉ　）レースしてみつかった端子（
Ａｌ１）を削除する。

行程（４９）　？削除した端子（Ａ１９）ｒｒｖりＣ７
（Ｍ７）の出力端子でないので行程（５０）ＶＣ飛ぶ。

行程（５０）　！削除した端子（Ａ１９）　ｉ下位の論
理マクロの入力端子でないので行ａ　（５１）に飛ぶ。

行程（５１）　：素子タイプの変更を行なうサブルーチ
ンの行程（５７）に飛ぶ。

行程（５７）　＋削除した端子（Ａｌ１）を入力端子と
する素子（Ｇ１９）のタイプでｉｊ　ＡＮＤなので行程
（６２）に飛ぶ。

行程Ｃｆ１２）：接続線（Ｓ７２　）の信号値はＯなの
で行程（６６）に飛ぶ。

行程（６６）　：素子（Ｇ１９）の出力端子（Ｙ１９　
）を信号レベル０の端子とし、端子（Ｙ１９）から出る
接続線（Ｓ７５　）の名前及び信号値（−〇）をＦＷ接
続巌Ｔ（８８）に入れる。

行程（６７）：素子（Ｇ１９）の未削除入力端子（Ｂ１
９）の名前と、それに入る接続線（Ｓ７３）の名前をＢ
Ｗ接続１Ｔ（８７）に入れる。

行！　（６０）　工素子（Ｇ１９）を削除し、サブルー
チンから出て行程（５２）に飛ぶ。

行程（５２）　Ｉ接続１１ｉ１　（３７２）に分岐して
いないので行程（５３）に飛ぶ。

行程（５３）　：接ｄ線（ｓ７２）ｉ−削除する。

行程（４４）　＋　Ｆ　Ｗ接ｆ／ｆ、線Ｔ　（８８）に
接続線（ｓ７５）の情報があるので行程（４５）に飛ぶ
。

行程（４５）　Ｉ　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（８７５）の情報を取り出す。

行程（４６）　？接続線（５７５）が出る端子（Ｙ１９
）を削除する。

行程（４７）　＋接続、％　（Ｓ７５）を出力側にトレ
ースする。

行８　（４８）　：　）レースしてみつかった端子（Ｂ
２０）を削除する。

行程（４９）　＋削除した端子（Ｂ２０＞にマクロ（Ｍ
７）の出力端子でないので行程（５０）に飛ぶ。

行＋−ｓ　（５０）　＋削除した端子（Ｂ２０）は下位
の賠ｊ埋マクロの入力端子でないので行程（５１）に飛
ぶ。

行程（５１）　：　素子タイプの変更を行なうサブルー
チンの行程（５７）に飛ぶ。

行程（５７）　Ｉ削除した端子（Ｂ２０）を入力端子と
する素子（Ｇ２０　）のタイプｉ　ＮＯＨなので行程（
７３）に飛ぶ。

行程（７３）　！接続線（！３７５　）の信号値ｒｒｏ
なので行程（６９）に池ぶ〇 行程（６９）：素子（Ｇ２０）の未削除入力端子数は工
なので行程（７０）に飛ぶ。

行程（７０）　＋素子（Ｇ２０　）のタイプをＮＯＴに
変更しサブルーチンから出て行ａ　（５２）に飛ぶ。

行程（５２）　＋接続線（Ｓ７５）　ｉ分岐していない
ので行程（５３）に飛ぶ。

行程（５３）：接ｆｆｃ線（３７５）を削除する。

行程（４４）　！　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
の情報がないのでサブルーチンを出て行ａ　（２９）に
飛ぶ。

行程ｃ２９）　ｕ対Ｗ　ｇ６浬マクロ（Ｍｌ）内のバッ
クワードリダクションを行なうサブルーチンの行程Ｌ’
１０１に飛ぶ。

行程（瑚；ＢＷ接続線Ｔ（８７）に接続線（３７３）の
情報があるので行＝ｐｎに飛ぶ。

行程（３１１＋　Ｂ　Ｗ接続＃Ｔ（８７）から接続線（
３７３）の情報を堰り出す。

行程（９）：接続線（３７３）が入る端子（Ｂ１９）を
削除する。

行程＋３３１　：接続線（３７３）　Ｕ分岐していない
ので行程［’１４）に飛ぶ。

行程−エ接続線（Ｓ７３）　ｅ入力側にトレースする。

行、Ｗｊ３５１　＋　トレースしてみつかったマクロ（
Ｍｌ）の入力端子（１４１）と接続線（５７３）を削除
する。

行程（滅：削除した端子（１４１）にマクロ（Ｍｌ）の
入力端子なので行程ｉ４（支）に飛ぶ。

行程！４１１１　＋マクロ（Ｍｌ）に最上位論理マクロ
でないので行程（４１）に飛ぶ。

行程（４１）　？削除した端子（１４１）の名前と、上
位の論理マクロ（Ｍ３）の名前及び階層レベル（−２）
をＢＷピンＴ　（８５）に入れる。

行程（３０）　＋　Ｂ　Ｗ接続線Ｔ　（８７）に接続線
の情報がないので、サブルーチンヲ串て行程□□□に戻
る。

行程■：ＦＷビンＴ　（８６）に端子（０８）の情報。

ＢＷビンＴ　（８５）に端子（１４１）の情報があるの
で行程Ｃ力に飛ぶ。

行程端＋ＢＷビンＴ　（８５）からマクロ（Ｍ３）の端
子（１４１）の情報を取り出し、端子（１４１）と端子
（Ｉ４１）に入る接続線（３３３）の名前をＢＷ接続線
Ｔ（８７）に入れる。以下の行程での対象論理マクロを
マクロ（Ｍ３）とする。

行程（ハ）：対象論理マクロ（Ｍ３）内のフォワードリ
ダクションを行うサブルーチンの行程（４４）に飛ぶ。

行程（４４）　＋　Ｆ　Ｗ接続ｉ！１ＩＴ（８８）に接
続線の情報がないのでサブルーチンを出て行程（２９）
に飛ぶ。

行程＋２！１）　！対象論理マクロ（Ｍ３）内のバック
ワードリダクションを行なうサブルーチンの行程（３０
）に飛ぶ。

行程（３０）　：　Ｂ　Ｗ接続脚Ｔ　（８７）に端子（
１４１）に入る接続線（Ｓ３３）の情報があるので行程
（３１）に飛ぶ。

行程（３１）＋　Ｂ　Ｗ接続線Ｔ　（８７）から端子（
１４１）に入る接続線（Ｓ３３）の情報を取り出す。

行程（支）：接続線（３３３）が入る端子のうち端子（
Ｉ４１）を削除する。

行程（酒：接続線（Ｓ３３）は分岐して素子（Ｇ５）の
入力端子（Ａ５）につながっているので行程（３０）に
戻る。

行程ｊ３０）　：　Ｂ　Ｗ接続＃Ｔ（８７）に接続線の
情報がないのでサブルーチンを出て行程嶽に戻る。

行程嶽＋ＦＷピンＴ　（８６）に端子（０８）の情報が
あるので行程−にη竜ぶ。

行程−＋ｐｗピンＴ　（８６）からマクロ（Ｍｌ）の端
子（０８）の情報を取り出し、この端子（０８）から出
る接続線（Ｓ１５）の名前及び信号（直（−１）をＦＷ
接続線Ｔ　（８８）に入れる。以下の行程での対象論理
マクロをマクロ（Ｍｌ）とする。

行程（ハ）８対象論理マクロ（Ｍｌ　）内のフォワード
リダクションを行なうサブルーチンの行１　（４４）に
飛ぶ。

行程（４４）　！　Ｆ　Ｗ接続線Ｔ（８Ｂ）に接ｆｉ機
（Ｓ１５）の情報があるので行程（４５）に飛ぶ。

行ａ　（４５）　ｉ　Ｆ　Ｗ＠続線Ｔ（８８）から接続
線（３１５）の情報を取り出す。

行程（４６）　＋接続線（３１５）が出る端子（０８）
を削除する。

行程（４７）　＋接続線（５１５）　？出力側にトレー
スする。

行ａ　（４８）　＋　トレースしてみつかったマクロ（
Ｍｌ）の端子（１２６）を削除する。

行程（４９）　＠削除した端子（１２６）ｒＸ？クロ（
Ｍｌ）の出力端子でないので行！　（５０）に飛ぶ。

行程（５０）！削除した端子（１２６）は下位の論理マ
クロ（Ｍ４）の入力端子なので行ａ　（５６）に飛ぶ。

行程（５６）　！削除した端子（１２６）の名前及び信
号頃（−１）　、下位の論理マクロ（Ｍ４）の名前及び
階層レベル（−２）をＦＷビンＴ　（８６）に入れる。

行程（５２）　！接続線（Ｓ１５）に分岐してマクロ（
Ｍ４）の他の入力端子（１２７）につながっているので
行程（４７）に戻る。

行程（４７）　：接続ｍ　（Ｓ１５）を出力側にトレー
スする０ 行ａ　（４８）　＋　トレースしてみつかったマクロ（
Ｍｌ）の端子（１２７）を削除する。

行程（４９）＋削除した端子（１２７）にマクロ（Ｍｌ
）の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　＋削除した端子（１２７）　ｉ’ｊ下位
の論理マクロ（Ｍ４）の入力端子なので行程（５６）に
飛ぶ。

行程（５６）：削除した端子（１２７）の名前及び係号
ＩＩ　（Ｐ−１）　、下位の論理マクロ（Ｍ４）の名ｆ
ｌＴ及び階層レベル（−２）　？！ｌ−Ｆ　ＷピンＴ　
（８６）に入れる。

行程（５２）　！接続線（３１５）のファンアウト素子
のすべてをトレースしたので行程（５３）に飛ぶ。

行程（５３）：接続線（８１５）を削除する。

行程（４４）　Ｉ　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
の情報がないのでサブルーチンを出て行！　＠９）に飛
ぶ。

行程し９）：対象論理マクロ（Ｍｌ）内のバックワード
リダクションを行なうサブルーチンの行程（３０）に飛
ぶ。

行程（関１：　Ｂｗ接続線Ｔ　（８７）に接続線情報が
ないのでサブルーチンを出て行程（２印に戻る。

行程し６１＋ＦＷピンＴ　（８６）に端子（１２６）、
（１２７）の情報があるので行程（２７）に飛ぶ。

行程ば：ＦＷビンＴ　（８６）からマクロ（Ｍ４）の端
子（ｒ２６）、（１２７）の情報を収り出す。端子（１
２６）から出る接続＃　（Ｓ４３）の名前及び信号１直
（−１）をＦＷ接続＃１ｉＴ（８８）に入れる。ま友、
端子（１２７）から出る接続ｉ　（３４４）の名前及び
信号値（−１）をＦＷ接続線Ｔ　（８８）に入れる。以
下の行程での対象論理マクロをマクロ（Ｍ４）とする。

行程（２（へ）：対象論理マクロ（Ｍ４）内のフォワー
ドリダクションを行なうサブルーチンの行程（４４）に
飛ぶ。

行程（４４）　＋　Ｆ　Ｗ接続ＭＴ（８８）に接続線（
Ｓ４３）　。

（Ｓ４４）の情報があるので行程（４５）に飛ぶ。

行程（４５）　＋　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（Ｓ４３　）の情報を収り出す。

行程（４６）　＋接続線（Ｓ４３）が出る端子（Ｉ　２
６　）を削除する。

行程（４７）　＋接続線（Ｓ４３）を出力側にトレース
する０ 行程（４３）＋トレースしてみつかった端子（Ｃ７）を
削除する。

行程（４９）　＋削除した・鳴子（Ｃ７）げマクロ（Ｍ
４）の出力端子でないので行程（５０）に飛ぶ。

行程（５０）　！削除した端子（Ｃ７）　ｉ下位の論理
マクロの入力端子でないので行程（５１）に飛ぶ。

行１　（５１）　：素子タイプの変更を行なうサブルー
チンの行程（５７）に飛ぶ。

行程＜ｓｒ＞　＋削除した端子（Ｃ７）？入力端子とす
る素子（Ｃ７）のタイプｆｌ　ＡＮＤなので行程（６２
）に飛ぶ。

行程（６２）：接続ａ（Ｓ４３）の信号値に１なので行
程（６３）に飛ぶ。

行程（６３）　Ｉ素子（Ｃ７）の未削除入力端子数に２
なのでサブルーチンから出て行程（５２）に飛ぶ。

行程（５２）＋接続線（Ｓ４３）は分岐していないので
行程（５３）に飛ぶ。

行程（５３）＋接続線（Ｓ４３）を削除する。

行程（４４）　＋　Ｆ　Ｗ接続線Ｔ　（８８）に接続線
（Ｓ４４）の情報があるので行ａ（４５）に飛ぶ。

行程（４５）　＋　Ｆ　Ｗ接続線Ｔ　（８８）から接続
線（Ｓ４４　）の情報を取り出す。

行程（４６）　＋接続線（Ｓ４４）が出る端子（１２７
）を削除する。

行程（４７）！接続＃（３４４）を出力側にトレースす
る。

行程（４８）　：　トレースしてみつかった端子（Ｂ９
）を削除する。

行程（４９）　：削除した端子（Ｂ９）にマクロ（Ｍ４
）の出力端子でないので行ａ（５０）に飛ぶ。

行程（５０）　：削除した端子（Ｂ９）に下位の論理マ
クロの入力端子でないので行程（５１）に飛ぶ。

行ａ　（５１）　ｉ素子タイプの変更金石なうサブルー
チンの行！　（５７）に飛ぶ。

行程（５７）Ｉ削除した端子（Ｂ９）を入力端子とする
素子（Ｃ９）のタイプｉ　ＸＯＨなので行！ｆｆｌ　（
７４）に飛ぶ。

行程（７４）　＋接続線（Ｓ４４）の信号値は工なので
行程（７０）に飛ぶ。

行程（７０）　＋端子（Ｇ９）のタイプをＮＯＴに変更
し、サブルーチンから出て行程（５２）に拙ぶ。

行程（５２）　：接続線（３４４）　ｉ分岐していない
ので行程（５３）に桶ぶ。

行程（５３）：信号（Ｓ４４）を削除する。

行程（４４）　Ｉ　Ｆ　Ｗ接続線Ｔ　（８８）に接１ｆ
ｃｍの情報がないのでサブルーチンを出て行程−に飛ぶ
。

行程２９）二対象調理マクロ（Ｍ４）内のバックワード
リダクションを行なうサブルーチンの行程（３１ｊｌに
弛ぶ。

行程（３Ｑ）　：　Ｂ　Ｗ接続線Ｔ　（８７）に接続線
の情報がないのでサブルーチンから出て行程−に戻る。

行程＠（ｐ　＋　Ｆ　ＷピンＴ　（８６）及びＢｗピン
Ｔ　（８５）に端子情報がないのでプログラムを終了す
る。

以上のような処理により、第６図に示しである論理回路
内の不要素子、不要端子、不要接続線に削除され、第７
図に示すような論理回路になる。

なお、上記実施例においてぼ、各マクロ内素子。

各端子、各接続線は異なる名前をもっており、論理回路
全体の中で他と区別することができるようにしたが、そ
れぞれのマクロ内でのみ区別できればよいので、異なる
マクロの中の素子、端子、接続線が同じ名前をもつよう
にしてもよく、この場合も上記実施例と同じ効果を得る
ことができる。

この発明に次のｌｉｔ〜（３）項の実施態様で実施する
ことができる。

（１１論理マクロを用い、階層構造をもって表現された
論理回路の入力端子に信号レベル１の端子。

信号レベル０の端子の指定を許し、出力端子に不使用端
子の指定を許して論理回路を設計した後、階層構造を保
ったままで信号レベル１の端子、信号レベル０の端子、
不使用端子から信号レベルを保持しながら各階層の論理
マクロ内の接続線をトレースすることにより、不要素子
、不安端子、不要接続線を削除することを特徴とする論
理回路の作成方法。

（２）論理回路の階層構造における各論理マクロの出力
端子の不使用端子を開始点として、その対象論理マクロ
内で入力側に接続線をトレース（バックワードトレース
）して、対象論理マクロ内の不要素子、不要端子、不要
接続線をすべて削除し、トレースしてみつかった端子が
１つ下の階層の論理マクロの出力端子であった場合に、
その下位論理マクロ内で、またトレースしてみつかった
端子が対象論理マクロの入力端子であった場合は１つ上
位の論理マクロ内で、同様にバックワードトレースして
不要素子、不要端子、不要接続線をすべて削除すること
を特徴とする第１項記載の論理回路の作成方法。

（３）　　論理回路の階層構造における各論理マクロの
入力端子の信号レベル１又に０の端子を開始点としてそ
の対象論理マクロ内で出力側に接続線をトレース（フォ
ワードトレース）して、対象論理マクロ内の不要素子、
不要端子、不要接続線を削除し、対象論理マクロ内のフ
ォワードトレースの際に削除された素子の入力端子から
バックワードトレースして、対象論理マクロ内の不要素
子、不要端子、不整接続線をすべて削除し、トレースし
てみつかった端子が１つ下の階層の論理マクロの端子で
あった場合にその下位論理マクロ内で、またトレースし
てみつかった端子が対象調理マクロの入力端子又は出力
端子であった場合は１つ上位の論理マクロ内で、同様に
フォワードトレース及びバックワードトレースして不要
素子、不安端子。

不安接続ａｌをすべて削除することを特徴とする第１項
又に第２項に記載の論理回路の作成方法。

〔発明の効果〕

以とのようにこの発明によれば、論理マクロを使用して
階層記述され、入出力に信号レベル１の端子、信号レベ
ル０の端子、不使用端子の指定を許して設計された論理
回路の階層構造を保ったままで、各階層内の論理マクロ
毎に１８号レベル１の端子、信号レベル０の端子、不使
用端子から信号レベルを保持しながらマクロ内素子をト
レースして不要素子、不要端子、不要接続線を削除する
ことができる。

【図面の簡単な説明】

ｖＪ１図にこの発明の一実施例による全体構成図、第２
図は各論理マクロ内の不要素子、不要端子。 不要接続線を自動的に削除する工程の概要フローチャー
ト、第３図＜ａ＞Ｕ各論理マクロ内でパックワードリダ
クションを行なう工程の阪要フローチャート、第３図（
ｂ）ぼ各論理マクロ内でフォワードリダクション及びバ
ックワードリダクションを行なう工程の概要フローチャ
ート、第４図（、）〜（ｄ）は論理回路の不要素子、端
子、接続線を自動的に削除する工程の詳細フローチャー
ト、第５図に実施例の計算機上のメインメモリの構成図
、第６図（ａ）。 （ｂ）げ、実施例の説明に用いる論理回路図、第７図に
第６図に示す論理回路内の不要素子、端子、接続Ｉｖを
削除した後の論理回路図、第８図に挙哩マクロの一例分
示した図、ｙ、９ｍに従来列の構成図、第１０１に従来
列の計Ｗ、噸上のメインメモリのト４成図である。 図において、（Ｍｌ）〜（Ｍｌ）げ論理マクロ、（Ｉ４
）に信号レベルＯの端子、（１６）に信号レベル１の端
子、（Ｑ５）げ不使用端子である。 なお、図中、同一符号げ同−又は相当部分を示す０

Claims (1)

【特許請求の範囲】
1. 論理マクロを用い、階層構造をもつて表現された論理回
   路の入力端子に信号レベル１の端子、信号レベル０の端
   子の指定を許し、出力端子に不使用端子の指定を許して
   論理回路を設計した後、階層構造を保つたままで信号レ
   ベル１の端子、信号レベル０の端子、不便用端子から信
   号レベルを保持しながら各階層の論理マクロ内の接続線
   をトレースすることにより、不要素子、不要端子、不要
   接続線を削除することを特徴とする論理回路の作成方法
   。