JPH01201764A - 神経回路網およびその回路網に用いる回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｎ個の入力神経細胞の状態と、神経細胞間の
各相互接続にそれぞれ組合わせてプログラム可能メモリ
に蓄積したＮ個の連結係数のＭ個ずつの人力ベクトルと
の積を決定することによってＭ個の神経細胞の新たな状
態の決定をディジタル的に可能にする神経細胞回路に関
するものである。

また、本発明は、単一もしくは複数のこの種回路を利用
した回路網にも関するものである。

（従来の技術） 神経回路網は、コンピユータに用いるような通常の方法
によっては取扱いが極めて困難な問題の解決を可能にす
る。しかして、神経回路網によって処理すべき問題とは
、形状や文字の分類や認識、音声信号の処理、映像の処
理、あるいは、両者の組合わせの最適化等に関する問題
である。

上述した従来の方法が屡々複雑なアルゴリズムを用いる
のに反し、神経回路網は学習および反復によってこれら
の問題を処理する。

したがって、これらの問題をできるだけうまく解決する
には、できるだけ高い効率を神経回路網に付与する回路
方式を案出することが有用である。

しかして、神経回路網は基本のプロセッサを相互に接続
して備えた回路網であり、反復処理の都度、各プロセッ
サはそれぞれに接続されている各−神経細胞の状態の重
み付けをした総和を形成する。

この総和は、当該神経細胞の状態を作り出すために、一
般に８字特性、閾値特性等の非線形特性を呈する関数を
介して変換される。また、接続された神経細胞の状態に
重み付けをするのに用いる値は連結係数（シナプス係数
）と呼ばれ、それぞれ異なった関数を実現するために回
路網の再構成を可能にする係数である。

しかして、この種の発明は、資料「神経回路網の高速シ
ミュレーションに対する小提言」、ニス。

ガース、　ＩＥＥＥ神経回路網会議、サンディエゴ（Ｕ
ＳＡ）ＩＩＩ−４４３（１９８７）に開示されている。

この資料は、所定数の特定の演算と制御作用とを行なう
集積回路に基づいて形成した副回路網群に基づいて組織
した神経回路網方式について記述したものであるが、か
かる集積回路は、反復乗算兼総計処理を行なう乗算器兼
総計器を備えており、この乗算器兼総計器は、データを
時間順次に処理する。この集積回路は、また、特に外付
の連結係数メモリのアドレスに対する制御素子群を備え
ており、低速でしか作動せず、つねにメモリをアドレス
する必要があるうえに、構成が固定的であって、使用中
度わり易い多数ビットで神経細胞の各状態を符号化した
種々異なる状況には適応し得す、したがって、この集積
回路は再構成し得なかった。

（発明が解決しようとする課題） 就中、主要な問題は、この種回路は極めて急速に作動す
るとともに、神経細胞の状態の符号化の再構成に容易に
適応して、プログラム可能な関数群を選択し、あるいは
、用途に応じて変更可能な単一関数を選択しなければな
らないことである。

（課題を解決するための手段） この問題の解は、ｐビットずつに符号化したＭ個の神経
細胞全部のＮ−Ｍ個の連結係数を蓄積するとともに、所
定の神経細胞の全連結係数を同時に供給するようにして
集積化したプログラム可能メモリ、所定の神経細胞のＮ
個の連結係数とＮ個の入力神経細胞の状態との積を決定
するＮ個のディジタル乗算器、所定の神経細胞に関する
乗算積すべての和Ｓを決定する加算器樹および制御手段
により制御して再構成可能に１ビット乃至ｎビットに符
号化し得るＮ個の入力神経細胞の状態を収容するディジ
タル状態メモリを備えて、Ｍ個の神経細胞から選んだ所
定の神経細胞の全連結係数の並列処理を行なう集積回路
によって与えられる。

この種回路と所定の神経細胞の全連結係数を同時に供給
する集積化メモリとの並列構成の結果として、この所定
の神経細胞に関する積のすべての演算が同時に行なわれ
、その結果として高速回路が得られる。

なお、前記ディジタル乗算器は論理アンドゲートにより
構成するのが望ましい。

神経回路網は基本のプロセッサを相互に接続して備えた
回路網であり、特定の構成配置は１個の神経細胞を他の
すべての神経細胞に接続することからなっており、完全
に接続した回路網が得られる。この型の回路網は、入力
神経細胞の個数Ｎを出力神経細胞の個数Ｍに等しくした
場合に本発明により実現される。

また、神経細胞は順次層の形態に構成することもでき、
順次層間には相互接続が排他的に行なわれ、この場合に
は階層型の回路網が得られる。この型の回路網は、第１
層Ｃにおいては、Ｎ個の入力神経細胞が、Ｍ個の出力神
経細胞に供給する第２層Ｃ＋１におけるＮ′個の入力神
経細胞に接続される場合に、本発明により実現される。

この回路は、所定の神経細胞に接続されている神経細胞
の状態によって所定の神経細胞に施され、各連結係数に
よって重み付けられた寄与の総和を決定する。また、こ
の回路は符号を付した連結係数を利用するのが好ましく
、加算器樹はＮ個の積の符号ビットに従って作動する加
算器を備えており、このことはこの回路の応用範囲を拡
げている。

神経細胞の状態を１ビットに符号化するときには、状態
メモリにＮ個の蓄積素子を備えており、−連結係数の読
取りの後の単一制御サイクルの期朋に総和Ｓの決定が行
なわれる。

一方、各神経細胞の状態をｎビットに符号化するときに
は、ディジタル状態メモリにＮ−ｎ個の蓄積素子を備え
、各神経細胞の状態すなわち各関連連結係数を、論理ア
ンドゲート群を備えた乗算器に印加信号εＭを供給する
ために神経細胞の状態すなわち関連したｎビットずつの
連結係数を順次に選択する選択器群Ａから選んで組合わ
せた選択器によって読取り、選択器群Ａを信号ＳＥＬＡ
を介して制御手段により制御し、加算器樹にその出力端
に接続して加算器およびシフト集積器を備え、プログラ
ム可能メ％すにおける連結係数群の読取りの開始後のｎ
サイクルもしくはｐサイクルのシフト制御によって前記
和Ｓを決定する。

しかしながら、神経細胞の状態を論理レベルに＝＋１／
−１に符号化するとともに、選択信号Ｓ８Ｌにより制御
するＮ個のスイッチを用いて、連結係数を、Ｋ＝＋１の
ときにはプログラム可能メモリに蓄積されたままの状態
で読出し、Ｋ＝−１のときには逆符号の論理レベルで読
出すようにすることもできる。また、神経細胞の状態を
論理値＋１および−１により、すなわち、符号ビットを
付したｎ−１ビット１どよる２の補元の形態に符号化す
るときには、論理値０および１により、すなわち、ｎビ
ットによる正の整数の形態に符号化する場合より少ない
操作しか学習位相には必要としない。

また、神経細胞の状態を２の補元の形態に符号化し、加
算器樹に出力端に接続して加算器もしくは・減算器およ
びシフト集積器を設け、神経細胞の状態の符号ビットが
選択されてその符号ビットが負値を表わした瞬間に減算
動作が行なわれるようにすることもできる。この回路は
、外付の減算器を利用せずに、２の補元の形態に符号化
した神経細胞の状態についても作動することができる。

しかして、ある時点ｔにおいて神経細胞の状態ｉをｄｔ
（ｔ）で表わし、他の時点ｔ＋１において同じ神経細胞
ｉの状態をｄｔ　（ｔ＋ｌ）で表わすと、つぎの式が得
られる。

ｄｚ（ｔ＋１）　＝Ｆ（Ｃｓｊ−ｄ」（ｔ）の総和）こ
こに、ｃｉＪは、ｉが出力について（：１．Ｍ］に関連
し、ｊが入力について〔１，Ｎ・〕に関連する連結係数
マトリックスである。したがって、すべての積の総和は
関数Ｆによって決まる。この関数は、一般に、閾値特性
、８字特性等の非線形関数であるが、・他の型の関数と
なることもある。この関数Ｆを適用する変換素子は内蔵
素子とすることができ、例えば、この関数を固定にした
リードオンリーメモ！Ｊ　ＲＵＭの形で、あるいは、こ
の関数を変更可能にしたランダムアクセスメモリＲＡＭ
の形で神経細胞回路に組込まれるディジタルメモリとす
る。この変換素子は、また、外付素子、例えば、上述と
同様のＲＯＭ、　ＲＡＭ等のディジタルメモリ、あるい
は、マイクロプロセッサその他のプロセッサとすること
もできる。その結果として、神経細胞ｉの当初の状態を
新しい状態に置換えることが可能となる。かかる操作は
、最終結果を表わす神経細胞の状態の新たな構成が得ら
れるまで：神経細胞の各状態について行なわれ、これを
神経細胞回路の分解モードとする。上述の係数Ｃｉｊは
、所定の適用時には不変のままであり、その場合、連結
係数は、リードオンリメモリＲＯＭを用いたときには明
確に固定され、また、ランダムアクセスメモ’Ｊ　ＲＡ
Ｍを用いたときには所定適用時の当初に適用される。

しかしながら、適用期間中係数Ｃｉ、が不変ではない他
の適用も存在し、かかる状態は、学習位相が発生する適
用時に生ずる。神経細胞回路は、最初は所期の適用に適
応していない。したがって、特定の適用におけるパラメ
ータを認識する必要がある。例えば、その適用に特有の
データ配列を入力端に与え、それに基づいて学習により
神経細胞回路が適切な連結係数を得るようにする。その
際、マイクロプロセッサのようなプロセッサにより神経
細胞回路の動作を制御する。

ある適用について、共通の関数的特性を有する実際のデ
ータを神経細胞回路の入力端に組織的に供給するように
することもでき、その結果、マイクロプロセッサにより
神経細胞回路を制御して、係数の値が積極的にその適用
に特有の連結係数に収斂するようにする。そのためには
、プログラム可能のディジタルメモリを、Ｍ個の神経細
胞の状態の関数として更新した連結係数を収容して神経
細胞を学習モードで動作させるランダムアクセスメモリ
にする。

かかる神経細胞の動作には、例えば通常のメモリと同様
に動作することを意味する外部クロックを必要としない
。

この神経細胞回路には、また、二重のディジタル状態メ
モリを備えることができ、その場合には、神経細胞の新
たな状態を、新たな状態がすべて最初の状態のすべてに
基づいて決まってしまうまで、それぞれ第２のメモリに
収容しておく。このようにして実現する種類の回路網の
更新を同期的更新と呼ぶ。かかる場合には、神経細胞の
状態が、総和評価位相の終端においては、あらゆる神経
細胞状態に更新されて、単一のディジタル状態メモリし
かない場合と同様に個々の状態が順次に現われる。なお
、後者の場合の更新を非同期的更新と呼ぶ。同期モード
と非同期モードとのいずれを選択するかによって神経細
胞回路の動作特性の最適化が可能となり、また、各神経
細胞毎に異なる割合いで各神経細胞を更新することも可
能となり、このことは、例えば運動検出の場合など時間
とともに変化する入力データを処理するのに有用である
。

同期モードにおいては、神経細胞回路に２個の状態メモ
リを備え、一方の状態メモリには入力神経細胞の状態を
蓄積し、他方の状態メモリには神経細胞の新たな状態を
蓄積するが、全入力神経細胞の状態の更新が行なわれて
しまったときに後者の新たな状態が所要の状態となる。

この神経細胞回路を外部のディジタル符号変換素子と組
合わせた場合には、神経細胞装置が構成され、変換素子
が外部素子であれば、この神経細胞回路を複数段縦続接
続して処理能力を増大させることもでき、例えば、この
神経細胞回路を２個用いて、神経細胞の個数あるいはシ
ナプスすなわち神経連結部の個数を倍増させることがで
きる。

かかる２個の神経細胞回路の出力を、できるだけ外部で
相加してその結果を外部の変換素子に導入する。

さらに一般化して、この神経細胞回路乃至装置を多数組
合わせて、Ｋ個の神経細胞回路乃至装置を備えた神経回
路網を構成してＫ・Ｎ−Ｍ個の連結係数を蓄積し得るよ
うにし、Ｋ−Ｎ個の連結係数を有するＭ個の神経細胞、
あるいは、Ｎ個の連結係数を有するＫ・Ｍ個の神経細胞
など、さらに複雑な組合わせの処理を行なうようにする
こともでき、したがって、Ｋ２・Ｎ個の連結係数を有す
るに１・Ｍ個の神経細胞を処理するためのＫ　＝Ｋ１・
Ｋ２個の神経細胞回路乃至装置の配列を達成することが
できる。

また、一方では、状態毎に１ビットを蓄積するディジタ
ル状態メモリをそれぞれ備えたｎ個の神経細胞回路乃至
装置を配列してすべての状態をｎビットに符号化し、そ
れらｎ個の回路乃至装置を並列に接続して処理速度を増
大させ、実時間処理を可能にすることもできる。

以上の説明においては、２個の指数ｉ、ｊによって表わ
す連結係数Ｃ１ｊを有するる第２順位の神経回路網のみ
を取扱って来たが、本発明はさらに高順位の神経回路網
、例えば、３個の指数ｉ、　　ｊ。

ｋによって表わす連結係数Ｃ４Ｊｋを有する順位ｑ＝＝
＝３の神経回路網にも拡張して適用することができ、し
たがって、°少なくとも順位２を有する神経細胞回路装
置乃至配列を備えた神経回路網の群にまで拡張するこが
できる。

（実施例） 以下に図面を参照して、何ら限定するものではない実施
例につき本発明の詳細な説明する。

第り図に示す神経回路網１０には、実際の演算を行なう
ブロック１１、変換素子１２および制御信号を供給して
データを定着させる制御回路１３を設けてあり、制御回
路１３は外部プロセッサ１４、例えばマイクロプロセッ
サに接続しである。図示の構成例においては、マイクロ
プロセッサ１４が、入力文書１６上の文字がなすＮ個の
画素を読取る光学読取り器１５からのデータを収容する
。

第１の実施例においては、神経回路網が、予め決定され
ている連結係数群に基づいて動作するものとする。

第１の位相期間において、これらの連続係数群を、製造
時にリードオンリメモリに負荷しておき、あるいは、所
定の適用時におけるプログラム構成の際にランダムアク
セスメモリに負荷するが、後者の負荷はさらに後段で行
なうようにしても差支えない。その場合に、連結係数群
は、データバス１７１を介してマイクロプロセッサ１４
から当該メモリに負荷される。そのメモリにおけるアド
レスｉふよびｊは、アドレスバス１７２によって供給さ
れ、収容データの交換は読取り・書込み信号１７３と制
御バス１７４とによって制御される。

ついで、第２の位相期間において、神経回路網１０は、
負荷された連結係数に基づいて所望の処理動作すなわち
分解位相の動作を行ない、マイクロプロセッサ１４が光
学読取り器１５からのデータを制御回路１３に印加する
。神経細胞の状態を決めるこれらのデータは、データバ
ス１７１を介してブロック１１に送られ、後に詳述する
所望の処理を受けてその結果がバス１７５を介して変換
素子１２に印加され、プログラムどおりの非線形処理が
行なわれる。

ついで、変換素子１２が各神経細胞毎の新たな状態をデ
ータバス１７１を介して演算ブロック１１に供給し、蓄
積されて神経細胞状態を更新する。その際、選択信号１
７６およびアドレスバス１７２によって更新すべき神経
細胞が決定される。このようにしてすべての神経細胞に
つき再決定が行なわれると、新たな神経細胞状態がデー
タバス１７１を介してマイクロプロセッサ１４および制
御回路１３に送られ、かかる処理結果をモニタ１８に表
示し得るようになる。

つぎに、第２の実施例においては、神経細胞回路が学習
モードで動作し得るようにし、プログラム可能ディジタ
ルメモリをランダムアクセスメモリＲＡＭによって構成
する。マイクロプロセッサ１４自体は最早連結係数を供
給せず、当該適用期間中の係数を計算するだけである。

したがって、神経細胞回路はその適用状態を認識しなけ
ればならず、例えば、複合信号Ｓｌが係数ａおよびｂに
より重み付けをした２信号Ｓ２およびＳ３の和として形
成され、５１＝３２＋３３となるときには、制御回路１
３は、この重み付けを施した和の緒特性を利用するよう
にしたプログラムを実行して、神経細胞回路とプロセッ
サとからなる神経回路網が構成要素信号Ｓ２フよびＳ３
を決定し得るようになる。

以上のようにして、まず最初に、光学読取り器１５から
供給されたデータがデータバス１７１を介して演算ブロ
ック１１に印加される学習位相期間が存在して、変換素
子１２による非線形関数の適用の後に、その適用結果が
データバス１７１を介して演算ブロック１１に再導入さ
れる。この適用結果はマイクロプロセッサ１４によって
も処理されて、演算ブロック１１内に蓄積されている連
結係数を修正する。

なお、この学習位相期間は、必要な制御信号を供給する
側柵回路１３によって制御される。

この学習位相期間が終了すると、前述した益解位相が現
われ、その分解位相期間中に、適合させた係数に基づい
て神経細胞状態が計算される。

第２図には演算ブロック１１をなす構成素子の一部を示
す。図示の構成素子には、行アドレスバス１７２□およ
び列アドレスバス１７２□を伴ったプログラム可能ディ
ジタルメモリ２０が含まれてふり、このディジタルメモ
リ２０には連結係数Ｃ２」を蓄積し、行の最大数をＮと
し、列の最大数をＭとして、Ｎ個の神経細胞に接続した
Ｍ個の神経細胞からなる回路網を表現する。このように
して、神経細胞状態メモリをなすＮ個のレジスタ２１．
乃至２１．に神経細胞の状態がすべて蓄積される。一方
、乗算器２２１乃至２２．は、所定列の連結係数にＮ個
のレジスタ２１１乃至２１．に蓄積されている神経細胞
状態をそれぞれ乗算し、その乗算結果の積を加算器樹２
３により順次に２個ずつ相加する。図示の構成によれば
、データバス１７１　は、状態レジスタ２１１乃至２１
．０群からなるディジタル状態メモリに排他的に接続さ
れているが、プログラム可能ディジタルメモリ２０がラ
ンダムアクセスメモリである場合には、そのディジタル
メモリ２０もデータバス１７１　に接続して連結係数群
のプログラムを行ない得るようにする。

なお、所定の適用に対して連結係数へのアクセスを急速
に行ない得るようにし、例えば、外部プロセッサによっ
て学習を行なうようにするには、別のデータバスを設け
るようにすることもできる。

つぎに、第３図には、乗算器群の特異動作と神経細胞状
態選択との例を示す。図示の例によれば、神経細胞の状
態はｎ＝４ビットに符号化され、したがって、ディジタ
ル状態メモリにはｎ＝４ビットに対するＮ個のメモリレ
ジスタが設けられ、データバス１７１にはレジスタ群２
１□および２１に、、が接続されている。一方、乗算器
群３１におよび３１に＋１が論理アンドゲート群によっ
てそれぞれ構成されており、各乗算器３１ｋ　、３１い
、はそれぞれバス２２ｋ。

２２に、、を介してプログラム可能メモリ２０に接続さ
れており、そのメモリ２０には各連結係数毎の符号化ビ
ットと同数の接続がなされている。なお、第３図には、
２個の連続した連結係数Ｃ１およびＣ２をｐ＝４ビット
に符号化するようにした回路構成例を示しであるが、そ
の場合に、乗算器３１ｋには連結係数０１をなす各ビッ
トをそれぞれ１個ずつ受取る４個の論理アンドゲートを
設けてあり、同様にして、乗算器３１ｋ。１には連結係
数０２の各ビットをそれぞれ受取る論理アンドゲート群
を設けである。

それらの論理アンドゲートの他方の入力端は、メモリレ
ジスタ群２１におよび２１い、内の神経細胞状態符号化
の各ビットを、最下位ビットから始めて順次に取出す選
択器３０におよび３０ｋ。１によって形成されるデータ
群ＥＭをそれぞれ受取り、それらの選択器３０に、　３
０に、、は、第１図示の制御回路１３によって供給され
る共通選択信号ＳＥＬＡによって制御される。

一方、アンドゲート群の各出力は、加算器樹により、２
進コードの重みに従って順次相互に加算され、したがっ
て、加算器３３１右よび３３４は、それぞれ、最下位ビ
ット同志および最上位ビット同志を加算することになる
。なお、加算器３３ｇは、加算器３３．と同様に、乗算
器群３３におよび３３に、　、から供給する同一順位の
データについて作動する。また、加算器３３．の桁上げ
信号は加算器３３．に導かれる。

かかる加算器樹による演算は、符号を付したデータに基
づいて行なわれるが、加算器３１．乃至３１ｓの加算器
鎖においては、ある加算器からの桁上げ信号が次の加算
器に導かれ、さらに、入力桁上げ信号ｒ、は前段の加算
器から発生し、出力桁上げ信号ｒ、は次段の加算器に導
入される。なお、場合によっては、第１加算器３３．に
適切に符号化した桁上げ信号ｒ、′を導入することが必
要となり、また、他の場合には、各神経細胞状態ワード
および加算器樹の各段について、当該ワードの最下位ビ
ットに組合わされる加算器の入力桁上げ信号を零に設定
する。

これらの加算器自体の出力は、加算器樹全体について順
次２個ずつ相加され、最終段加算器３４からは接続バス
１７５上に最終加算出力が得られる。

第３図示の構成例においては、神経細胞の状態をｎビッ
トに符号化してあり、その場合の処理結果は、全神経細
胞の状態すべてに関連して出力端１７５に現われる。し
たがって、集積シフトレジスタ３６を備えた加算器３５
にはｎ個連続した処理結果が導入されるが、この集積シ
フトレジスタ３６は、例えば集積器とシフトレジスタと
からなり、したがって、シフトレジスタ３６の出力端に
現われる処理結果は、加算器３５に再導入され、シフト
されて、出力端１７５上のデータに加算される。かかる
処理の最終結果は、したがって、ｎクロック周期の後に
得られるが、そのクロック信号は、第１図示の制御回路
１３からシフトレジスタ３６の端子Ｈに供給される。こ
の最終結果は、ｎクロック周期毎にデータを供給する変
換素子１２に印加されるが、それらのデータは、対応す
る状態レジスタに再導入される新たな神経細胞状態を決
定するものとなる。

かかる演算処理は、全神経細胞について検討が完了する
まで、次々の神経細胞状態につき継続して行なわれる。

全神経細胞の状態をそれぞれｎビットに符号化すると、
状態メモリはＮ−ｎ個の蓄積素子を備えることになり、
各神経細胞に関する処理結果はｎ制御サイクル期間の後
に得られることになる。また、神経細胞状態ワードのビ
ット群の選択器によって行なわれる選択の順位は、その
ワードの符号形式に直接結び付いており、したがって、
呈示例について考えたのとは異なる場合がある。また、
ｎビット神経細胞状態レジスタを用いて、例えば２個の
神経細胞につき、ｎ／２ビットずつ符号化することもで
き、その結果、データ処理速度を増大させることができ
、さらＫ・膜化して、ｎビット神経細胞状態レジスタを
用いてｑ個の試料につきｎ／ｑビットずつ符号化を行な
うことができる。

したがって、所定の出力神経細胞用の連結係数マトリッ
クスにはｑ列に亘ってＮｘ１個の入力神経細胞を対応さ
せることになり、その結果、Ｍ／ｑ個の出力神経細胞が
得られる。これにより、遥かに多数の入力神経細胞を処
理し、神経細胞回路の全シナプス表を充分に利用して構
成配置の柔軟性が補足的に得られるようにすることがで
きる。

しかしながら、神経細胞の状態を１ビットずつに符号化
した場合には、状態メモリレジスタはＮ個の１ビット・
レジスタのみを備えることになり、各レジスタがそれぞ
れ１個の乗算器を駆動することになり、処理結果は単一
制御サイクル期間の後に得られる。したがって、第３図
示の構成配置における加算器３５は、１ビット符号化の
状態について作動する神経回路網においては省略するこ
とができる。

また、ｐビットに符号化すると、連結係数Ｃ１右よびＣ
２には０もしくは１の、値を乗算することになるが、−
１もしくは＋１の値を乗算するようにすることもできる
。第４図には、かかる乗算積の形成を可能にした構成配
置の例を示す。連結係数Ｃｉｊを蓄積するプログラム可
能ディジタルメモリは回路素子４０．、４０□、　４０
．、４０．のような蓄積素子群によって構成され、各蓄
゛積素子からは、蓄積されている論理値かその反転論理
値かのいずれかを発生させる。また、神経細胞の状態に
応じた連結係数に論理値＋１／−１を乗算するには、選
択信号ＳＥＬの制御下で可能な構成配置のいずれかによ
り係数を取出すスイッチ４１．乃至４１４を使用する。

この選択信号ＳＥＬは、同一神経細胞に関する各ビット
を制御するスイッチ全部に同時に作用する。

このように、第４図には神経細胞状態を４ビットに符号
化した場合の例を示したが、結合係数Ｃ１のようなデー
タは第３図示の構成に従って乗算器群に導入することに
なる。

さらに、選択信号ＳＥＬが反転係数を選択する度毎に、
それらの係数が、状態ワードの最下位ビットとともに、
加算器樹中の関連した加算器の桁上げ信号入力端、例え
ば第１加算器３３．の入力端ｒ、：に印加される。この
操作によってデータに＋１の値が加算され、２の補元に
おける符号を付した加算が遂行される。

第３図示の選択信号Ｓｌｌ：ＬＡおよび第４図示の選択
信号ＳＥＬを同時に制御することにより、それぞれ異な
った形態に符号化された神経細胞状態が使用されるよう
になり、これを第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ
図にそれぞれ示す。

第５Ａ図においては、神経細胞の状態を１ビットに符号
化し、選択信号ＳＥＬを状態０に設定するとともに、プ
ログラム可能メモリから連結係数を供給する。一方、選
択信号ＳＥＬＡは、状態メモリの蓄積素子５０に神経細
胞信号ＥＭを伝えるように決定される。図示の場合に、
神経細胞の状態は０もしくは１に符号化される。

第５Ｂ図においては、神経細胞状態が無符号の４ビット
に符号化され、選択信号ＳＥＬが０のままであって、信
号ＥＭが、選択信号５ＢＬＡの制御のもとに、最下位ビ
ットＢｌから始めて最上位ピッ）８４で終るまで、神経
細胞状態の全ビットにより順次に形成される。

選択信号ＳＥＬを所定の状態に設定した第５Ａ図示およ
び第５Ｂ図示の例においては、図示の符号化の可能性の
みを利用する構成に対しては選択器群およびスイッチ群
を省略することができる。

第５Ｃ図においては、神経細胞状態を２の補元に符号化
し、選択信号ＳＥＬを、下３位ビットを選択するときに
は零にし、最上位ビットを選択するときは１に等しくし
、最上位ビットも１にする。信号ＥＭは、選択信号５Ｂ
ＬＡの制御のちとに、神経細胞状態の最上位以外の全ビ
ットを、上述の例と同様にそのまま写しとったものとな
る。

第５Ｃ図示の場合には、各神経細胞の状態を２の補元の
形態に符号化し、ディジタル状態メモリにＮ−ｎ個の蓄
積素子を備え、ｎビット（Ｂイー−−−Ｂ１）ずつ順次
に選択するＮ個の選択器の群Ａの各選択器が、選択の都
度、神経細胞の状態に関連する乗算器ＢＴに印加する信
号ＥＭを形成するために最下位ビットＢ１から動作を開
始し、当該選択器群Ａを信号ＳＥＬＡを介して制御手段
により制御し、各連結係数を信号ＳＥＬによりそれぞれ
制御するＮ個のスイッチのうちの一つによりそれぞれ読
取り、符号ビットを選択したときには信号ＳＥＬがその
符号ビットを表わし、他のビットを選択したときには信
号ＳＥＬが零となるようにするとともに、全ビットを選
択したときには信号ＥＭが全ビットを表わすようにして
信号ＥＭおよびＳＥＬの値もしくは論理レベルを決定し
、加算器樹に、その出力端に接続して加算器およびシフ
ト集積器を設けることによりプログラム可能メモリにお
ける連結係数読取り後のｎシフト制御サイクル中に総和
Ｓを決定する。

第５Ｄ図においては、神経細胞の状態を２の補元の形態
で４ビットに符号化する。この場合には、選択信号ＳＥ
Ｌを神経細胞状態の全ビットによって順次に形成する。

神経細胞信号ＥＭは、一方では選択信号ＳＥＬを受取り
、他方では神経細胞状態のｎ−１ビットを信号ＥＭ、と
して受取る排他的オアゲート５１によって得られ、状態
メモリからの選択信号ＳＥＬに応じた読取りおよび信号
ＥＬ　に応じた読取りは１ビットずつシフトする。信号
ＥＭ、に応じて印加される第１のデータは論理状態０で
あり、選択信号ＳＥＬに応じて印加されるデータは神経
細胞状態の最下位ビットＢｌである。したがって、符号
を付した乗算はブース（Ｂｏｏｔｈ）のアルゴリズムに
従って遂行される。

上述の場合には、各神経細胞の状態を２の補元の形態の
ｎビットに符号化し、最上位ビットを符号ビットとし、
ディジタル状態メモリにＮ−ｎ個の蓄積素子を設け、各
神経細胞の状態に組合わせた各スイッチを、最下位ビッ
トから始めて第１ビットから第ｎビットまで順次に選択
する選択器群Ｂ中の選択器によって供給する信号ＳＥＬ
によって制御すると同時に、選択器群Ａ中の各選択器に
より、選択器群Ｂに関して１ビットずつシフトさせなが
ら、各神経細胞の状態における第（ｎ−１）ビットまで
論理レベル０を順次に選択し、選択器群Ａ中の各選択器
の出力ＥＭ１および選択器群Ｂ中の各選択器の出力ＳＥ
Ｌを論理アンドゲート乗算器群に印加する信号ＥＭを供
給する排他的オアゲートに印加し、選択器群ＡおよびＢ
を、信号ＳＥＬＡおよびＳＥＬＢをそれぞれ介して制御
回路により制御し、加算器樹にその出力端に接続して加
算器およびシフト集積器を設けることによりプログラム
可能メモリにおける連結係数の読取り後のｎシフト制御
サイクル中に総和Ｓを決定する。

以下に説明するのは、種々の神経細胞状態のｎビットコ
ードに共通した各動作モードである。

連結係数の列の選択 神経細胞状態レジスタすべてにおける第１ビットの選択 集積器に印加されて右方にシフトする乗算積の総和の形
成 第２位相 連結係数の同一列の選択 神経細胞状態レジスタすべてにおける第２ビットの選択 乗算積の総和の形成および予めシフトした値との集積 加算が行なわれる都度の処理結果の右方へのシフト 上述の動作はつぎの位相まで継続する。

第ｎ位相 連結係数の同一列の選択 神経細胞状態メモリの第ｎビットの選択乗算積の総和の
形成および先行した部分処理結果との集積 連続係数の列に対応した新たな神経細胞状態を設ける変
換表に対する処理結果の総和の印加。

第ｎ＋１位相 状態メモリにおける該当神経細胞のアドレスの選択およ
び変換結果すなわちｎビットの蓄積この神経回路網の総
和評価は、その回路網内の神経細胞と同数回の第ｎサイ
クルの繰返しによって実現される。

本発明による神経回路網は、プログラム可能な関数の容
易な修正を可能にする。さらに、この回路網がディジタ
ル的に動作するので、特定のプログラム可能な関数が得
られる。

第６図には、本発明の神経回路網による排他的オア関数
実現の第１例を示す。図示の例においては、２神経細胞
層につぎのように分布した３個の神経細胞のみを必要と
する。すなわち、第１層の神経細胞Ｖ、、　Ｖ、と第２
層の神経細胞Ｖ、とである。

また、適用される関数はつぎのとおりである。

Ｃｉ、・ｄ、の総和が１より小さい場合　Ｆ＝ＯＣｉｊ
−ｄＪの総和が１より大きいか１に等しく、２より小さ
い場合　Ｆ＝１ Ｃ，Ｊ−ｄＪの総和が２より大きいか２に等しい場合Ｆ
＝０ 第７Ａ図乃至第７Ｇ図には、第２の実施例を示す。り本
発明によれば、複数データを示して神経細胞状態を更新
し、したがって、単一処理で複数データを示すように、
複数フィールドに亘り出力神経細胞の状態を符号化する
ことができる。

図示の実施例は、０もしくは１に符号化され、単一の出
力神経細胞Ｖに接続された９個の入力神経細胞Ｖｌｌ乃
至Ｖ３３に関するものであり、つぎに示す連結係数は種
々の接続態様に組合わされている。

ＶｌｌからＶへ：係数Ｃ１１＝６４＝２”Ｖ１２から■
へ：係数Ｃｌ２＝１６＝２’Ｖ１３からＶへ：係数Ｃ１
３＝４＝２”Ｖ２１からＶへ：係数Ｃ２１＝１ Ｖ２２から■へ：係数Ｃ２２＝６４＋　４　＋１　＝８
’５Ｖ２３からＶへ：係数Ｃ２３＝１ Ｖ３１から■へ：係数Ｃ３１＝４＝２”Ｖ３２から■へ
：係数［’３２＝１６＝２’Ｖ３３からＶへ：係数（１
’３３＝６４＝　２　’この型の符号化はフィールド型
符号化に相当する。

したがって、関数Ｆは、つぎに示すように、出力神経細
胞Ｖの状態について得られる処理結果に適用される。

第７０図示のようにＣ１Ｊ−ｄＪの総和＝（２Ｘ１）＋
８５のとき　Ｆ＝１ 第７Ｄ図示のようにＣ１Ｊ−ｄＪの総和＝　（２Ｘ４）
＋８５のとき　Ｆ＝２ 第７８図示のようにＣ１Ｊ−ｄ４の総和＝（２Ｘ１６）
＋８５のとき　Ｆ＝３ 第７Ｆ図示のようにＣ１ｊ−ｄＪの総和＝（２Ｘ６４）
＋８５のとき　Ｆ＝４ 上記以外のとき　Ｆ＝０ 第７Ｂ図には、上述した９個の神経細胞によって形成さ
れる分析窓を示す。この分析窓を第７Ｇ図に文字Ｍをも
って示す回路網の各点に適用すると、その回路網の各点
は関数Ｆの値によって特徴付けされる。

したがって、第１図示のマイクロプロセッサ１４は認識
動作を実行することができ、その結果をモニタ１８の画
面上に表示することができる。

上述した神経回路網は、適用に特に適合した関数ブロッ
クに基づいて実現することができる。なお、かかる関数
ブロックのうちのいくつかは標準と見做すことができ、
特定の適用に排他的に組合わされるものではない。しか
しながら、その他の関数ブロックは、例えば変換素子の
ように、特定の適用に特殊な関係を有しており、したが
って、標準的関数ブロックを例えば種々の変換素子を用
いた動作に適合させるようにするのが望ましく、本発明
の神経回路網は集積化変換素子を用いても用いなくても
構成することができる。

さらに、本発明神経回路網を多数組合わせて、さらに複
雑な神経回路網システムを構成することができる。第８
図には、４個の神経回路網６０、。

６０□、　６０３．６０．からなる回路網システムの例
を示すが、この回路網システムにおいては、一方では神
経細胞の個数を倍増するとともに、他方では連結係数の
個数を倍増することにより、単一回路の処理能力を４倍
に増大させ、２Ｎ個の神経細胞を完全に接続した回路網
を実現することができる。なお、その場合に、単一の外
部加算器６１と単一の外部変換素子６２とを使用する。

また、複数回路の並列接続により、連結係数の精度を改
善することもでき、その場合には、神経回路網に少なく
とも２個並列に接続した神経細胞回路を設けて、ビット
数を増して符号化した連結係数を用いて動作させるよう
にする。

第９図には、処理速度を２倍にした神経回路網システム
の例を示す。なお、図示の例では、２個の外部加算器６
１．、６１□および２個の変換素子６２、。

６２２を使用する必要がある。

第１０図には、第１グループの神経細胞回路８０が層を
なして第２の神経細胞回路８１に接続された、さらに複
雑な神経回路網の例を示す。図示の例では、層をなして
接続された神経回路網を複数個十分に相互に接続したも
のを用いて複雑な神経回路網システムを構成することも
できる。

第１１図には、２を超える次数ｑの神経回路網を形成す
る種類の神経細胞回路の構成配置を示す。

なお、これまでに述べた回路網および回路の次数は、指
数ｉおよびｊを用いる次数２であった。これより高位の
次数、例えば、指数ｉ、ｊおよびｋを用いる次数＝３の
場合には、神経細胞ｉの新たな状態ｄｔ（’ｔ＋ｔ）　
は、時点ｔにおける神経細胞群Ｊの状態ｄ＝（ｔ）およ
び神経細胞群にの状態ｄｋ（ｔ）によって決まるのであ
るから、つぎの関係式が得られる。

ｄｉ（ｔ＋１）　　＝Ｆ（ｎｃｉｊｋ−ｄｊ（ｔ）・ｄ
ｉ、（ｔ））ｋ ここに、１はＣ１，Ｍ：］に関係し、 ｊは（１，Ｎ）に関係し、 ｋは［１，Ｎ）に関係する。

第１１図示の構成配置において、回路装置７５は、まず
、指数Ｊを有するＮ個の神経細胞群について構成素子を
設定し、ついで、指数ｋを有するＮ個の神経細胞群につ
いて構成素子を設定することによって実現される。なお
、その場合には、前述した神経細胞回路７０．、７０゜
、−−−−７０１を、変換素子を伴い、あるいは、変換
素子は伴わずに、使用し、Ｎ個の神経細胞回路７０□乃
至７０．の出力に状態ｄ、乃至ｄＮを、出力端を加算器
上７３に接続した乗算器７１１乃至７１．によりそれぞ
れ乗算する。その結果得られた乗算積は、変換素子７４
の動作に応じ、時点（ｔ＋１）における神経細胞ｉの新
たな状態ｄｉ（ｔ＋１）に変換される。

なお、上述の回路装置７５自体は、さらに高次の回路装
置に対する基本的構成要素となるが、その場合には、回
路装置７５と同様の構成であって、第１１図における神
経細胞回路７０１乃至７０．と同様に相互に接続された
Ｎ個のこの種の回路装置７５１乃至７５、を使用する。

その結果、第１１図におけるブロック７０１乃至７０、
は、ブロック７５と同じ構成配置のブロック７５、乃至
７５．にそれぞれ置換される。なお、前述したように、
この種システムの並列構成の結果として高い処理速度が
達成され、しかも、組立て容易な構成配置により、この
種の回路装置の拡張が確実に可能となる。

【図面の簡単な説明】

第１図は文字認識用回路および神経回路網の組合わせを
示すブロック線図、 第２図は第１図示の回路・神経回路網の組合わせの詳細
構成を示すブロック線図、 第３図はＬ　ｎとも４ビットとしたときに状態メモリに
蓄積した神経細胞の状態に対する乗算器群および選択器
群の組合わせの例を示すブロック線図、 第４図は連結係数レベル＋１．−１に対する読取りモー
ドを示すブロック線図、 第５Ａ図乃至第５Ｄ図は神経細胞状態符号化配置用の種
々の選択モードをそれぞれ示すブロック線図、第６Ａ図
および第６Ｂ図は入力神経細胞状態の排他的オア関数に
対応した最終神経細胞状態を得るための符号化の例をそ
れぞれ示す線図、 第７Ａ図乃至第７Ｇ図は単一動作における種々の情報を
更新するための神経細胞状態符号化の例をそれぞれ示す
線図、 第８図、第９図および第１０図は複数神経細胞回路の組
合わせ構成配置の例をそれぞれ示すブロック線図、 第１１図は２を超える次数の神経回路網群を示すブロッ
ク線図である。 １１・・・演算ブロック　　　１２・・・変換素子１３
・・・制御回路　　　　　１４・・・外部プロセッサ１
５・・・光学読取り器　　　１７１・・・データバス１
７２・・・アドレスバス １７３・・・読取り・書込み信号 １７４・・・制御ハス　　　　１７５・・・バス１７６
・・・選択信号　　　　１８・・・モニタ２０・・・デ
ィジタルメモリ ２１、〜２１．，２１に、２１に、、・・・レジスタ２
２１〜２２．、２２に、　２２に、　、・・・乗算器２
３・・・加算器樹　　　　　３０に、　３０にヤビ・・
選択器３１に、　３１に、、・・・乗算器　　３３、〜
３３．・・・加算器３４・・・最終加算器　　　　３５
・・・加算器３６・・・集積レジスタ　　　４０１〜４
０．・・・回路素子４１、〜４１．・・・スイッチ　　
５０・・・蓄積素子５１・・・排他的オアゲート ６０１〜６０．・・・神経細胞回路 ６１．６１．．６１□・・・外部加算器６２、６２．、
６２□・・・外部変換素子７０、〜７０．・・・神経細
胞回路 ７１、〜７１．・・・乗算器　　７３・・・加算器樹７
４・・・変換素子　　　　　８０・・・神経細胞回路８
１・・・第２神経細胞回路 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン 代理人弁理士　　杉　　村　　暁　　秀同弁理士　杉　
村　興　作 〇 □ 一口　　１−ロ 〉 く 騙 □　　　　　　　　　　□ 一ムー　　　　　　　　　　　　　　　　　　　　　　
　　Ｌム。 ＦＩＧ、７Ａ ＦＩＧ、７Ｃ ＦＩＧ、７Ｅ ＦＩＧ、７８ ＦＩＧ、７Ｄ ＦＩＧ、７Ｆ

Claims (1)

1. 【特許請求の範囲】 １、Ｎ個の入力神経細胞の状態と、神経細胞間の各相互
   接続にそれぞれ組合わせてプログラム可能メモリに蓄積
   したＮ個の連結係数のＭ個ずつの入力ベクトルとの積を
   決定することによってＭ個の神経細胞の新たな状態の決
   定をディジタル的に可能にし、ｐビットずつに符号化し
   たＭ個の神経細胞全部のＮ−Ｍ個の連結係数を蓄積する
   とともに、所定の神経細胞の全連結係数を同時に供給す
   るようにして集積化したプログラム可能メモリ、前記所
   定の神経細胞のＮ個の連結係数とＮ個の入力神経細胞の
   状態との積を決定するＮ個のディジタル乗算器、前記所
   定の神経細胞に関する前記積すべての和Ｓを決定する加
   算器樹および制御手段により制御して再構成可能に１ビ
   ット乃至ｎビットに符号化し得るＮ個の入力神経細胞の
   状態を収容するディジタル状態メモリを備えて、Ｍ個の
   神経細胞から選んだ前記所定の神経細胞の全連結係数の
   並列処理を行なう集積回路を有することを特徴とする神
   経回路網用神経細胞回路。 ２、前記Ｎ個のディジタル乗算器を論理アンドゲート群
   により構成したことを特徴とする特許請求の範囲第１項
   記載の神経回路網用神経細胞回路。 ３、神経細胞の状態をｎ＝１ビットに符号化するととも
   に、前記ディジタル状態メモリにＮ個の蓄積素子を備え
   、前記連結係数読取り後の単一制御サイクル中に前記和
   Ｓの決定を行なうようにしたことを特徴とする特許請求
   の範囲第２項記載の神経回路網用神経細胞回路。 ４、各神経細胞の状態をｎビットずつに符号化し、前記
   ディジタル状態メモリにＮ−ｎ個の蓄積素子を備え、各
   神経細胞の状態すなわち各関連連結係数を、論理アンド
   ゲート群を備えた乗算器に印加信号ＥＭを供給するため
   に神経細胞の状態すなわち関連したｎビットずつの連結
   係数を順次に選択する選択器群Ａから選んで組合わせた
   選択器によって読取り、前記選択器群Ａを信号ＳＥＬＡ
   を介して制御手段により制御し、前記加算器樹に、その
   出力端に接続して加算器およびシフト集積器を備え、前
   記プログラム可能メモリにおける連結係数群の読取りの
   開始後のｎサイクルもしくはｐサイクルのシフト制御に
   よって前記和Ｓを決定するようにしたことを特徴とする
   特許請求の範囲第２項記載の神経回路網用神経細胞回路
   。 ５、当該回路が符号を付した連結係数に従って作動する
   とともに、前記加算器樹がＮ個の前記積の符号ビットの
   とおりに作動する加算器を備えていることを特徴とする
   特許請求の範囲第４項記載の神経回路網用神経細胞回路
   。 ６、神経細胞の状態を２の補元の形態に符号化し、前記
   加算器樹に、その出力端に接続して加算器もしくは減算
   器およびシフト集積器を設け、神経細胞の状態の符号ビ
   ットが選択されてその符号ビットが負値を表わした瞬間
   に減算動作が行なわれるようにしたことを特徴とする特
   許請求の範囲第５項記載の神経回路網用神経細胞回路。 ７、神経細胞の状態を論理レベルＫ＝＋１／−１に符号
   化するとともに、選択信号ＳＥＬにより制御するＮ個の
   スイッチを用いて、連結係数を、Ｋ＝＋１のときにはプ
   ログラム可能メモリに蓄積されたままの状態で読出し、
   Ｋ＝ −１のときには逆符号の論理レベルで読出すようにした
   ことを特徴とする特許請求の範囲第２項記載の神経回路
   網用神経細胞回路。 ８、各神経細胞の状態を２の補元の形態に符号化し、前
   記ディジタル状態メモリにＮ・ｎ個の蓄積素子を備え、
   ｎビット（Ｂ＿ｎ−−−−Ｂ＿１）ずつ順次に選択する
   Ｎ個の選択器の群Ａの各選択器が、選択の都度、神経細
   胞の状態に関連する乗算器ＥＴに印加する信号ＥＭを形
   成するために最下位ビットＢ＿１から動作を開始し、当
   該選択器群Ａを信号ＳＥＬＡを介して制御手段により制
   御し、各連結係数を信号ＳＥＬによりそれぞれ制御する
   Ｎ個のスイッチのうちの一つによりそれぞれ読取り、符
   号ビットを選択したときには信号ＳＥＬがその符号ビッ
   トを表わし、他のビットを選択したときには信号ＳＥＬ
   が零となるようにするとともに、全ビットを選択したと
   きには信号ＥＭが全ビットを表わすようにして信号ＥＭ
   およびＳＥＬの値もしくは論理レベルを決定し、前記加
   算器樹に、その出力端に接続して加算器およびシフト集
   積器を設けることによりプログラム可能メモリにおける
   連結係数読取り後のｎシフト制御サイクル中に前記和Ｓ
   を決定するようにしたことを特徴とする特許請求の範囲
   第５項または第７項記載の神経回路網用神経細胞回路。 ９、各神経細胞の状態を２の補元の形態のｎビットに符
   号化し、最上位ビットを符号ビットとし、前記ディジタ
   ル状態メモリにＮ・ｎ個の蓄積素子を設け、各神経細胞
   の状態に組合わせた各スイッチを、最下位ビットから始
   めて第１ビットから第ｎビットまで順次に選択する選択
   器群Ｂ中の選択器によって供給する信号ＳＥＬによって
   制御すると同時に、選択器群Ａ中の各選択器により、選
   択器群Ｂに関して１ビットずつシフトさせながら、各神
   経細胞の状態における第（ｎ−１）ビットまで論理レベ
   ル０を順次に選択し、選択器群Ａ中の各選択器の出力Ｅ
   Ｍ＿１および選択器群Ｂ中の各選択器の出力ＳＥＬを論
   理アンドゲート乗算器群に印加する信号ＥＭを供給する
   排他的オアゲートに印加し、選択器群ＡおよびＢを信号
   ＳＥＬＡおよびＳＥＬＢをそれぞれ介して制御回路によ
   り制御し、前記加算器樹に、その出力端に接続して加算
   器およびシフト集積器を設けることによりプログラム可
   能メモリにおける連結係数の読取り後のｎシフト制御サ
   イクル中に前記和Ｓを決定するようにしたことを特徴と
   する特許請求の範囲第５項または第７項記載の神経回路
   網用神経細胞回路。 １０、２個の状態メモリを設け、一方の状態メモリに入
   力神経細胞の状態を蓄積するとともに、他方の状態メモ
   リには神経細胞の新たな状態を蓄積し、全入力神経細胞
   の状態の更新を行なった後には後者の状態を有意の状態
   とすることを特徴とする特許請求の範囲第１項乃至第９
   項のいずれかに記載の神経回路網用神経細胞回路。 １１、出力端における神経細胞の個数Ｎと出力端におけ
   る神経細胞の個数Ｍとが互いに等しく、完全な接続配置
   の神経回路網を構成したことを特徴とする特許請求の範
   囲第１項乃至第１０項のいずれかに記載の神経回路網用
   神経細胞回路。 １２、前記和Ｓをプログラム可能な関数に委ねるととも
   に、所定の神経細胞の状態の更新を可能にする結果を供
   給するディジタル変換素子を備えたことを特徴とする特
   許請求の範囲第１項乃至第１１項のいずれかに記載の神
   経回路網用神経細胞回路。 １３、前記ディジタル変換素子をディジタルメモリとし
   たことを特徴とする特許請求の範囲第１２項記載の神経
   回路網用神経細胞回路。 １４、特許請求の範囲第１項乃至第１１項のいずれかに
   記載の神経細胞回路を備え、前記和Ｓをプログラム可能
   の関数に委ねるとともに、所定の神経細胞の状態の更新
   を可能にする結果を供給するディジタル変換素子を備え
   た神経細胞装置。 １５、前記ディジタル変換素子をプロセッサもしくはデ
   ィジタルメモリとしたことを特徴とする特許請求の範囲
   第１４項記載の神経細胞装置。 １６、Ｋ＝Ｋ＿１・Ｋ＿２回路、すなわち、Ｋ＿２・Ｎ
   個の連結係数を有するＫ＿１・Ｍ個の神経細胞中に組織
   したＫ・Ｎ・Ｍ個の連結係数を蓄積し得る装置を備えた
   ことを特徴とする特許請求の範囲第１２項または第１３
   項記載の回路を備え、もしくは、特許請求の範囲第１４
   項または第１５項記載の装置を備えた神経細胞配置。 １７、連結係数のビット数を増大させて符号化し得るよ
   うに少なくとも２個の前記回路もしくは前記装置を備え
   たことを特徴とする特許請求の範囲第１６項記載の神経
   細胞配置。 １８、各状態毎に１ビットを蓄積するディジタル状態メ
   モリをそれぞれ備え、全状態をｎビットに符号化すると
   ともに、処理速度を増大させるために並列に接続した複
   数個ずつの特許請求の範囲第１２項または第１３項記載
   の回路もしくは特許請求の範囲第１４項または第１５項
   記載の装置を備えた神経細胞配置。 １９、第２出力を加算器樹（７３）により相互に加算し
   たＮ個の乗算器（７１＿１−−−−７１＿Ｎ）における
   神経細胞のＮとおりの状態をＮ個ずつの前記回路、前記
   装置もしくは前記配置（７０＿１−−−−７０＿Ｎ）の
   第１出力にそれぞれ乗算し、変換素子が、当該変換素子
   の第３出力をプログラム可能の関数に委ねるとともに、
   各所定の神経細胞の状態の更新をそれぞれ可能にする結
   果を供給するようにした特許請求の範囲前記各項のいず
   れかに記載のそれぞれＮ個ずつの前記回路、前記装置も
   しくは第２順位の前記配置を備えた第３順位の神経回路
   網。 ２０、それぞれ第２順位の特許請求の範囲第１９項記載
   の前記回路または前記装置を第ｑ−１順位の当該回路網
   により置換した３を超える第ｑ順位の神経回路網。 ２１、中央処理装置により制御する特許請求の範囲第１
   ２項乃至第２０項のいずれかに記載の回路、装置、配置
   もしくはそれらの群を備えた神経回路網。