JPH04233062A - ベクトルの処理方法およびその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同次元のベクトルまた
はタップルを示すディジタル信号を処理するベクトルの
処理方法およびその回路に関し、また、それらをどんな
カージナル数も有する集合に応用することおよびどんな
次元のベクトルまたはタップルにも応用することに関す
る。

【０００２】

【従来の技術】科学計算の分野において、ベクトルまた
はタップルを示すディジタル信号の処理は、現在では、
高いレートであるが順次的に、処理すべきデータに作用
するスーパーコンピュータを使用することに基礎を置い
ている。これらの処理には、一般に、ベクトル計算機ま
たは並列計算機あるいは”アレイプロセッサ”として知
られている計算機が用いられている。１つまたはそれ以
上の数のＶＬＳＩ回路に組込まれた高度に専門化された
計算能力を用いることに関しては、収縮型のアーキテク
チュアが、例えば、「ＷＡＲＰ」という名で米国のカー
ネギーメロン大学によって提案されている計算機および
それに基づいて「ｉＷＡＲＰ」という名でインテル社に
よって公表されている集積回路などの一般的な用途の計
算機に対して提案されている。

【０００３】収縮型のアーキテクチュアを有する回路の
中では、上述したタイプのＳＹ　　カンによって提案さ
れている１次元のアーキテクチュアを生み出すニューラ
ルネットワーク（神経回路網）についてさらに説明する
。 他の回路アーキテクチュアのデータベースに手段を提供
するために、Ｐ．ファンデマリィ、Ｄ．エティンブルお
よびＨ．ヘイの名で出願された米国特許０６１６４２号
の主題を構成し、「ＲＡＰＩＤ」という名で設計された
アーキテクチュアが特に提案されている。

【０００４】

【発明が解決しようとする課題】ところで、並列して作
動する非常に多くの回路を使用することあるいは非常に
多くのプロセッサおよび高機能メモリを要求するスーパ
ーコンピュータを使用することのいずれかに基礎を置く
従来の技術の上述した解決手法は、非常に高価な手法で
ある。集積度の増加に伴って、現在、１秒当たり数１０
億の専門化された作用に対応した計算能力が、１つの回
路の内部に並列に多数のプロセッサを連結することによ
って、一般に、１つの回路に組込むことができる。

【０００５】これらの回路は、作用する目的で、演算数
および／または計数の両方が供給される必要がある。計
数の数が削減されている時およびデータが非常に長い時
間再利用されている時には、例えば、フィルタリングの
応用として、内部の記憶ベースおよび収縮型の構造を有
するアーキテクチュアが適した解決手法である。一方、
処理すべきデータ処理物、即ち、テーブルまたはリスト
のサイズが増加した時、およびその結果として計数また
はデータを内部に、即ち、回路そのものの中に記憶する
ことが効果がなく、不可能にさえなる時に他の問題が起
こる。

【０００６】もし、上述した回路の１つに配列されうる
計算プロセッサに供給することが要求されるならば、回
路と結合部との結合ラグの数をふやすことによって外部
メモリとの通信レートを増加させることおよびこれらの
メモリの交換周波数を増加させることが必要である。上
述した解決手法とは別に、これらの回路に組込まれてい
るメモリを使用することは可能である。

【０００７】ところが、上述した今日の解決手法は、貧
弱なバランスのために、時間の「オーバーヘッド」また
はオーバーシュートをもたらし、あるいは、備えられて
いる計算能力の効率の低下をもたらし、あるいは、結局
資源の使用の下にしばしば引き起こされる要求される記
憶エリアの増加をもたらす計算の貧弱な構成のために限
界がある。

【０００８】本発明の目的は、上述した欠点を克服する
こと、特に、非常に高度な計算能力を有するが、高価で
なく、さらに、非常に高集積度であるメモリ（ＤＲＡＭ
）を有するが、約８０ｎｓｅｃの中程度のアクセス速度
で作用することが可能な並列プロセッサの集積回路に組
み込むことを可能とするために、また、結果として生じ
る全体のコストを削減するために、プロセッサおよびＲ
ＡＭの今日の技術水準を利用することにある。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
第１のベクトル集合Ｒの成分｛ｘｋｉ｝を有するベクト
ルＸｉのペアと第２のベクトル集合Ｓの成分｛ｙｋｉ｝
を有するベクトルＹｉのペアの間で実行され、同次数の
成分ｋ｛ｘｋｉ｝；｛ｙｋｉ｝を寄せ集めるために合致
される前記ベクトルＸｉと前記ベクトルＹｉとのペアを
生じさせることと、前記同次数の成分ｋ｛ｘｋｉ｝；｛
ｙｋｉ｝の計算を実行することとからなり、同次元ｐを
有するベクトルまたはタップルを示すディジタル信号を
処理するベクトルの処理方法であって、前記ベクトルＸ
ｉまたは前記成分｛ｘｋｉ｝、あるいは、前記ベクトル
Ｘｉの配列または前記成分｛ｘｋｉ｝の配列のいずれか
によって構成された空間的合致データベクトルＲｋの時
間的な連続に対応した空間的合致データの特性が前記第
１のベクトル集合Ｒに属するとし、前記第２のベクトル
集合Ｓの少なくとも１つの前記ベクトルＹｉあるいは前
記ベクトルＹｉに対応する前記成分｛ｙｋｉ｝のいずれ
かによって構成された入力データの特性が前記第２のベ
クトル集合Ｓに属するとし、そのｘ次元に前記空間的合
致データベクトルＲｋの時間的な連続が割り当てられ、
そのｙ次元に前記入力データが割り当てられ、前記成分
｛ｘｋｉ｝と前記成分｛ｙｋｉ｝とをそれぞれ処理する
ための処理セルＣＴの２次元処理ネットワークＲＥとし
て構成された並列処理を用いて前記入力データと前記空
間的合致データとの空間的および時間的合致を生じさせ
ることを特徴としている。

【００１０】請求項２記載の発明は、請求項１記載の発
明において、前記入力データは、ｎ個のベクトルＹｉ（
ｉ＝１〜ｎ）から構成され、前記処理セルＣＴの２次元
処理ネットワークＲＥの前記ｙ次元は、入力データベク
トルを構成する前記成分｛ｙｋｉ｝に割り当てられ、前
記処理セルＣＴの２次元処理ネットワークＲＥは、前記
ｙ次元に対応したｎ個の処理セルＣＴを有することを特
徴としている。

【００１１】請求項３記載の発明は、請求項１記載の発
明において、前記空間的合致データベクトルＲｋのそれ
ぞれは、ｐ次元のベクトルＸｉから構成され、前記処理
セルＣＴの２次元処理ネットワークＲＥの前記ｘ次元は
、前記空間的合致データベクトルＲｋを構成する前記成
分｛ｘｋｉ｝に割り当てられ、前記処理セルＣＴの２次
元処理ネットワークＲＥは、前記ｘ次元に対応したｐ個
の処理セルＣＴを有することを特徴としている。

【００１２】請求項４記載の発明は、請求項１記載の発
明において、前記空間的合致データベクトルＲｋのそれ
ぞれは、ｑ個のベクトルＸｉ（ｉ＝１〜ｑ）の成分｛ｘ
ｋｉ｝の配列から構成され、前記空間的合致データベク
トルＲｋの時間的な連続は、前記ベクトルＸｉの対応す
る成分｛ｘｋｉ｝から構成され、前記処理セルＣＴの２
次元処理ネットワークＲＥは、前記ｘ次元に対応したｑ
個の処理セルＣＴを有することを特徴としている。

【００１３】請求項５記載の発明は、請求項３記載の発
明において、前記処理セルＣＴの２次元処理ネットワー
クＲＥは、ｐ行ｎ列に配列されたｎ×ｐ個の処理セルＣ
Ｔを有し、前記ベクトルＸｉと前記ベクトルＹｉとの間
の前記合致は、前記処理セルＣＴの１つの列において処
理され、前記処理セルＣＴのそれぞれは、中間的な処理
結果を直ちに同じ列のさらに高次の処理セルＣＴに転送
し、それぞれの列のｐ次の処理セルＣＴは、ベクトルＸ
ｉとＹｉとの与えられたペアに対して最終的な処理結果
を転送することを特徴としている。

【００１４】請求項６記載の発明は、請求項４記載の発
明において、前記処理セルＣＴの２次元処理ネットワー
クＲＥは、ｑ行ｎ列に配列されたｎ×ｑ個の処理セルＣ
Ｔを有し、前記ベクトルＸｉと前記ベクトルＹｉとの間
の前記合致は、ｐ個の対応する成分｛ｘｋｉ｝と｛ｙｋ
ｉ｝とを処理することにより、１つの処理セルＣＴのレ
ベルで局所的に処理されることを特徴としている。

【００１５】請求項７記載の発明は、請求項１記載の発
明において、どの次元のマクロベクトルの間においても
合致を生じさせるために、前記マクロベクトルのｐ次元
の分割ベクトルの間の複数の合致を実行することと、ど
んなベクトルも前記分割に起因し、任意の値の成分によ
って完結されているｐ次元以下の次元を有することとか
らなることを特徴としている。

【００１６】請求項８記載の発明は、請求項１記載の発
明において、ある連続的な手順においてどんなカージナ
ル数の前記第１のベクトル集合Ｒと前記第２のベクトル
集合Ｓとの間においても合致を生じさせるために、前記
第１のベクトル集合Ｒおよび前記第２のベクトル集合Ｓ
を独立して記憶する第１のステップと、それぞれ同じカ
ージナル数を有する前記第１のベクトル集合Ｒの部分集
合Ｒｖと前記第２のベクトル集合Ｓの部分集合Ｓｕとを
記憶する第２のステップと、前記処理セルＣＴの２次元
処理ネットワークＲＥに直接接続された前記第２のベク
トル集合Ｓの２次の部分集合であって、前記部分集合Ｓ
ｕの部分集合である部分集合Ｓｕｂと前記部分集合Ｒｖ
とをワーキングメモリに記憶する第３のステップと、１
マイクロサイクルの間に前記部分集合ＲｖおよびＳｕｂ
の空間的および時間的合致をする第４のステップと、前
記部分集合Ｓｕｂより高い階層の部分集合Ｓｕｂ＋１を
マイクロサイクルの間に同時に仮想メモリに記憶する第
５のステップと、１マイクロサイクルの間に前記第２の
ベクトル集合Ｓの２次の部分集合Ｓｕｂのすべてに対し
て前記第３ないし第５のステップを繰返し、部分集合Ｒ
ｖ＋１を同時に仮想メモリに記憶する第６のステップと
、マクロサイクルの連続において前記第２のベクトル集
合Ｓの部分集合Ｓｕのすべてに対して前記第２ないし第
６のステップを繰返す第７のステップと、すべての前記
第１のベクトル集合Ｒおよび前記第２のベクトル集合Ｓ
の合致を得る前記第１のベクトル集合Ｒの部分集合Ｒｖ
のすべてに対する前記第２ないし第７のステップを繰返
す第８のステップとからなることを特徴としている。

【００１７】請求項９記載の発明は、第１のベクトル集
合Ｒの成分｛ｘｋｉ｝を有するベクトルＸｉのペアと第
２のベクトル集合Ｓの成分｛ｙｋｉ｝を有するベクトル
Ｙｉのペアの間で実行され、同次数の成分ｋ｛ｘｋｉ｝
；｛ｙｋｉ｝を寄せ集めるために合致される前記ベクト
ルＸｉと前記ベクトルＹｉとのペアを生じさせることと
、前記同次数の成分ｋ｛ｘｋｉ｝；｛ｙｋｉ｝の計算を
実行することとからなり、同次元ｐを有するベクトルま
たはタップルを示すディジタル信号を処理するベクトル
の処理回路であって、前記ベクトルＸｉまたは前記成分
｛ｘｋｉ｝、あるいは、前記ベクトルＸｉの配列または
前記成分｛ｘｋｉ｝の配列のいずれかによって構成され
た空間的合致データベクトルＲｋの時間的な連続として
読み出され得る空間的合致データの形で前記第１のベク
トル集合Ｒを記憶する第１の記憶手段と、前記第２のベ
クトル集合Ｓの少なくとも１つの前記ベクトルＹｉある
いは前記ベクトルＹｉに対応する前記成分｛ｙｋｉ｝の
いずれかによって構成された入力データの形で前記第２
のベクトル集合Ｓを記憶する第２の記憶手段と、そのｘ
次元に前記空間的合致データベクトルＲｋの時間的な連
続が割り当てられ、そのｙ次元に前記入力データが割り
当てられ、前記成分｛ｘｋｉ｝と前記成分｛ｙｋｉ｝と
をそれぞれ処理するための処理セルＣＴの２次元処理ネ
ットワークＲＥとして構成され、並列処理を用いて前記
入力データと前記空間的合致データとの空間的および時
間的合致を生じさせる計算手段とを具備することを特徴
としている。

【００１８】請求項１０記載の発明は、請求項９記載の
発明において、前記第１および第２の記憶手段はそれぞ
れ、対応するベクトルの部分集合が処理の間記憶され、
前記対応するデータが割り当てられた次元に応じた前記
２次元処理ネットワークＲＥの処理セルＣＴに並列接続
により直接接続されるワーキングメモリと、一端が大容
量メモリに、他端が前記ワーキングメモリにそれぞれ接
続され、対応するベクトルの前記部分集合の処理の間、
さらに高次の対応するベクトルの部分集合に対する前記
ワーキングメモリの補助メモリとして作動する仮想メモ
リとから構成されることを特徴としている。

【００１９】請求項１１記載の発明は、請求項９記載の
発明において、前記計算手段を構成する前記２次元処理
ネットワークＲＥは、処理セルを構成する複数の基本的
プロセッサを有し、前記第１のベクトル集合Ｒの複数の
ベクトルと前記第２のベクトル集合Ｓの複数のベクトル
との合致を確実にする方形のエリアとして構成されてい
ることを特徴としている。

【００２０】請求項１２記載の発明は、請求項９記載の
発明において、前記第２のベクトル集合Ｓの１つのベク
トル集合が記憶される前記ワーキングメモリは、ｎ個の
前記ベクトルＹｉを記憶するｎ個の列と、それぞれが前
記入力データを構成するｎ個の前記成分｛ｙｋｉ｝を有
するラインとを有し、それぞれが１つの列に記憶される
前記ベクトルＹｉの成分｛ｙｋｉ｝を行列アドレッシン
グを用いて記憶セルに記憶するために構成されているこ
とを特徴としている。。

【００２１】請求項１３記載の発明は、請求項１２記載
の発明において、前記仮想メモリあるいは前記第１のベ
クトル集合Ｒの記憶セルの数におけるサイズＴｒは、Ｎ
ＰＥが２次元処理ネットワークＲＥを構成する基本的プ
ロセッサＰＥの数を示し、ｐがベクトルの次元を示し、
Ｎｙが１クロックサイクル当たりのベクトルの成分の数
におけるメモリの記憶レートを示すとした時の式（Ｔｒ
＝ＮＰＥ×ｐ／Ｎｙ）を満たすことを特徴としている。

【００２２】請求項１４記載の発明は、請求項１２記載
の発明において、順次表現−並列配置タイプの第１の構
成において、前記２次元処理ネットワークは、ｐ行ｎ列
に配列されたｎ×ｐ個の基本的プロセッサを具備し、前
記ワーキングメモリの第１の行のそれぞれの記憶セルは
、前記処理セルのすべておよびバスを介して対応する前
記基本的プロセッサにそれぞれ接続され、前記ワーキン
グメモリは、行列アドレッシングを用いてその１つの列
の前記記憶セルのそれぞれに、前記空間的合致データベ
クトルと１対１に対応する前記ベクトルＸｉの成分｛ｘ
ｋｉ｝を記憶するために構成され、前記ワーキングメモ
リの第１の列のそれぞれの記憶セルは、前記処理セルの
すべておよびバスを介して対応する前記基本的プロセッ
サにそれぞれ接続することを特徴としている。

【００２３】請求項１５記載の発明は、請求項１４記載
の発明において、前記ワーキングメモリは、ｎ×ｐ個の
ベクトルＸｉを記憶するｎ×ｐ個の記憶セル列を有する
ことを特徴としている。請求項１６記載の発明は、請求
項１２記載の発明において、並列表現−並列配置タイプ
の第２の構成において、前記２次元処理ネットワークは
、ｑ行ｎ列に配列されたｎ×ｑ個の基本的プロセッサを
具備し、それぞれがｑ個の隣接した行に記憶されたｑ個
のベクトルの同じｋ次の成分｛ｘｋｉ｝から構成されて
いる前記空間的合致データベクトルが記憶される前記ワ
ーキングメモリは、行列アドレッシングを用いてその１
つの列の前記記憶セルのそれぞれに、それぞれの行がｎ
個のベクトルからなる対応する前記ベクトルＸｉの成分
｛ｘｋｉ｝を記憶するために構成されていることを特徴
としている。

【００２４】請求項１７記載の発明は、請求項９記載の
発明において、ｎ２次元のマトリックスＡおよびｎ次元
のベクトルＸに対するマトリックス−ベクトル積タイプ
の処理を達成するために、前記計算手段は、１つの演算
子を構成する１つの乗算器および１つの加算器からなる
ｎ個の処理セルを有する１つの列を有し、前記ベクトル
の成分ｘｊ（ｊ＝１〜ｎ）が順次入力され、マトリック
スＡの係数ａｉｊ（ｉ，ｊ＝１〜ｎ）が前記記憶手段の
ワーキングメモリのそれぞれの仮想メモリにロードされ
る前記処理セルの１つのネットワークから構成されてい
ることを特徴としている。

【００２５】請求項１８記載の発明は、請求項１７記載
の発明において、Ｎ≫ｎであり、Ｎ＝Ｋ×ｎである場合
のＮ２次元のマトリックスＡおよびＮ次元のベクトルＸ
のマトリックス−ベクトル積タイプの処理に関して、前
記計算手段は、並列に作動するカスケード接続されたＫ
個の演算子を有し、前記ベクトルＸがＫ個の等しい部分
あるいはｎ次元のサブベクトルＸ（１），Ｘ（２），・
・・，Ｘ（ｊ），・・・，Ｘ（Ｋ）に分解され、前記マ
トリックスがｎ２次元のＫ２個のサブマトリックスＡ（
ｉ，ｊ）（ｉ，ｊ＝１〜Ｋ）に分解され、積の結果ベク
トルＹがＡ（ｉ，ｊ）×Ｘ（ｊ）がｎ２次元のサブマト
リックスＡ（ｉ，ｊ）とｎ次元のサブベクトルＸ（ｊ）
との積を示子、Ｙ（ｉ）が結果ベクトルＹのｎ次元の１
番めの部分あるいはサブベクトルを示す場合の数式２の
形で得られる

【数２】 ことを特徴としている。

【００２６】請求項１９記載の発明は、請求項１７記載
の発明において、Ｎ＝Ｋ×ｎであり、Ｍ＝ｍ×ｎである
場合のＮ×Ｍ次元のマトリックスＡＲとＭ次元のベクト
ルＸＢのマトリックス−ベクトル積タイプの処理に関し
て、前記計算手段は、並列に作動するカスケード接続さ
れたＫ個の演算子を有し、前記ベクトルＸＢがｍ個の部
分あるいはｎ次元のサブベクトルＸＢ（１），ＸＢ（２
），・・・，ＸＢ（ｎ）に分解され、マトリックスＡＲ
がｎ２次元のＫ×ｍ個のサブマトリックスＡ（ｉ，ｊ）
（ｉ＝１〜Ｋ，ｊ＝１〜ｍ）に分解されることを特徴と
している。

【００２７】請求項２０記載の発明は、請求項９記載の
発明において、１つのデータベースの、複数の属性から
構成されるタップルの集合からなる２つの関係の比較の
手順を準備するために、前記比較は、１つのチョッピン
グ手順に従って実行され、大きなカージナル数の２つの
集合の比較は、より小さなカージナル数の集合の基本的
な比較の連続に変えられ、それぞれの処理セルは、基本
的な計算手順を実行するために、前記計算手段を構成し
、計算手段は、１つの基本的な比較を実行するために、
”Ｒ×Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”＜”Ｓ×Ａ”およ
び”Ｒ×Ａ”と”Ｓ×Ａ”とは属性あるいは属性の部分
どちらかであるかというテストに応答するディジタルコ
ンパレータと、”Ｒ×Ａ”＜”Ｓ×Ａ”、”Ｒ×Ａ”≦
”Ｓ×Ａ”、”Ｒ×Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”≧”
Ｓ×Ａ”あるいは”Ｒ×Ａ”＞”Ｓ×Ａ”の１つに応答
し、考慮されたテストに対して正の応答をする場合には
値１の結果ビットを転送し、逆の場合には値０の結果ビ
ットを転送するプログラム可能な制御ユニットと、１つ
の前の中間的な結果と共に、検討されたに関する前記プ
ログラム可能な制御ユニットから転送された前記結果ビ
ットを再結合するプログラム可能なユニットとからなる
１つの基本的プロセッサによって構成されていることを
特徴としている。

【００２８】請求項２１記載の発明は、請求項９ないし
請求項２０記載の発明において、同じ処理時間に対して
ビットレートの変調なしに処理される空間的合致データ
タップルの集合のカージナル数を増加させて並行して前
記入力データベクトルＳを入力する前記ワーキングメモ
リおよび前記仮想メモリのレベルでそれぞれ前記空間的
合致データベクトルＲｋの集合Ｒの分割Ｒ’１，Ｒ’２
，・・・，Ｒｋ’を入力する並列に接続された複数の回
路からなる１つデータベースのベクトルまたはタップル
を示すディジタル信号を処理するシステムへ応用するこ
とを特徴としている。

【００２９】

【作用】請求項１記載の発明によれば、まず、ベクトル
Ｘｉまたは成分｛ｘｋｉ｝、あるいは、ベクトルＸｉの
配列または成分｛ｘｋｉ｝の配列のいずれかによって構
成された空間的合致データベクトルＲｋの時間的な連続
に対応した空間的合致データの特性が第１のベクトル集
合Ｒに属するとされる。次に、第２のベクトル集合Ｓの
少なくとも１つのベクトルＹｉあるいはベクトルＹｉに
対応する成分｛ｙｋｉ｝のいずれかによって構成された
入力データの特性が第２のベクトル集合Ｓに属するとさ
れる。そして、処理セルＣＴの２次元処理ネットワーク
ＲＥとして構成された並列処理が用いられて入力データ
と空間的合致データとの空間的および時間的合致が生じ
させられる。

【００３０】請求項９記載の発明によれば、第１の記憶
手段は、ベクトルＸｉまたは成分｛ｘｋｉ｝、あるいは
、ベクトルＸｉの配列または成分｛ｘｋｉ｝の配列のい
ずれかによって構成された空間的合致データベクトルＲ
ｋの時間的な連続として読み出され得る空間的合致デー
タの形で第１のベクトル集合Ｒを記憶する。また、第２
の記憶手段は、第２のベクトル集合Ｓの少なくとも１つ
のベクトルＹｉあるいはベクトルＹｉに対応する成分｛
ｙｋｉ｝のいずれかによって構成された入力データの形
で第２のベクトル集合Ｓを記憶する。そして、計算手段
は、並列処理を用いて入力データと空間的合致データと
の空間的および時間的合致を生じさせる。

【００３１】

【実施例】以下、図面を参照して、本発明の一実施例に
ついて説明する。図１および図２は本発明の一実施例に
よるベクトルの処理方法を適用した回路の構成を示す図
であり、これらの図において、同一の符号は同一の構成
要素を示す。以下、同様である。

【００３２】本発明、即ち、同次元ｐを有するベクトル
またはタップルを示すディジタル信号を処理するベクト
ルの処理方法によれば、その処理は、第１のベクトル集
合Ｒの成分｛ｘｋｉ｝を有するベクトルＸｉのペアと第
２のベクトル集合Ｓの成分｛ｙｋｉ｝を有するベクトル
Ｙｉのペアの間で実行される。そして、存在する同次数
の成分ｋ｛ｘｋｉ｝；｛ｙｋｉ｝を寄せ集めるために合
致されるベクトルＸｉとベクトルＹｉとのペアを生じさ
せることと、これらの成分の計算を実行することとから
なる処理は、図１に示すように、空間的合致データベク
トルＲｋの時間的な連続に対応した空間的合致データの
特性がベクトル集合Ｒの１つに属するとすることを含ん
でいる。 空間的合致データベクトルＲｋは、ベクトルＸｉまたは
それらの成分｛ｘｋｉ｝、あるいは、ベクトルＸｉの配
列またはそれらの成分｛ｘｋｉ｝の配列のいずれかによ
って構成されている。

【００３３】第２のベクトル集合Ｓには、入力データの
特性が属しており、この入力データは、第２のベクトル
集合Ｓの少なくとも１つのベクトルＹｉあるいは１つの
与えられた部分集合Ｓｕのいずれかによって構成され、
この入力データは、ベクトルＹｉの対応する成分｛ｙｉ
｝から構成されている。そして、この発明のベクトルの
処理方法は、並列処理を用いて入力データと空間的合致
データとの間の空間的および時間的な合致を引き起こす
ことを含んでいる。並列処理は、図１に示すように、成
分｛ｘｋｉ｝および｛ｙｋｉ｝のそれぞれを処理するた
めに、処理セルＣＴの２次元のネットワークＲＥとして
構成されている。

【００３４】さらに、図１に示すように、２次元処理ネ
ットワークＲＥの１つの次元ｘに対して空間的合致デー
タベクトルＲｋの時間的な連続が割り当てられ、２次元
処理ネットワークＲＥのもう１つの次元ｙに対して少な
くとも１つのベクトルＹｉあるいはそれに対応する成分
｛ｙｉ｝によって構成された入力データが割り当てられ
ている。

【００３５】本発明のベクトルの処理方法において、考
慮されている作用は、同次元を有する２つのベクトル集
合ＲおよびＳの合致である。２つのベクトル集合Ｒおよ
びＳの合致は、ベクトル集合Ｒのそれぞれのベクトルが
ベクトル集合Ｓのすべてのベクトルに合致しなければな
らないということを意味している。計算は、２つずつと
られた２つのベクトルの同じ配列の成分において実行さ
れ、合致の結果は、上述した成分から得られるすべての
中間結果に依存する。

【００３６】本発明のベクトルの処理方法によれば、空
間的合致データおよび入力データの並列処理は、上述し
たベクトルの成分を処理するために、セルの２次元処理
ネットワークＲＥにおいて実行される。これにより、そ
れぞれの処理セルＣＴは、ベクトル集合Ｒの複数のベク
トルとベクトル集合Ｓの複数のベクトルとの合致を可能
にする。それぞれの処理セルＣＴは、成分毎にその計算
を実行する。

【００３７】ベクトル集合Ｒおよびベクトル集合Ｓのそ
れぞれのベクトルが別々に記憶され、さらに、処理され
るベクトル集合Ｒの対応するベクトルおよびベクトル集
合Ｓの対応するベクトルは、２次元処理ネットワークＲ
Ｅと直接接続されるために、記憶される。ところが、ま
だ処理がされていない他のベクトルから構成される同じ
ベクトル集合ＲおよびＳは、以下に示す計算文脈を準備
するために、上記対応するベクトルの処理の進行中、記
憶される。

【００３８】このために、ベクトル集合Ｓは、図２に示
すように、同じサイズの数個の部分集合Ｓｕに分割され
る。初期の段階の後、ベクトル集合Ｒおよび部分集合Ｓ
ｕは、上述した処理がなされたベクトルを構成するため
のロードされ、記憶される。

【００３９】図３に示すように、ベクトル集合Ｒおよび
Ｓの合致を引き起こす計算段階は、マイクロサイクルと
呼ばれる等しい周期の連続に分解される。１マイクロサ
イクルは、ベクトル集合Ｒとベクトル集合Ｓの部分集合
Ｓｕの合致および次のマイクロサイクルの以下に示す文
脈を構成するための部分集合Ｓｕ＋１の並列したロード
に対応している。部分集合Ｓｕの処理の最後に、次のマ
イクロサイクルの文脈が用意されている。

【００４０】従って、図３に示すように、それぞれのマ
イクロサイクルは、ベクトル集合Ｒと考慮された部分集
合Ｓｕとの合致に対応する。同様に、本発明のベクトル
の処理方法によれば、マクロサイクルと呼ばれる周期は
、ベクトル集合Ｒと、例えば、１からＫに変化するｕを
有するベクトル集合Ｓのすべての部分集合Ｓｕとの合致
と、新しいベクトル集合Ｒ’および入力データベクトル
Ｓ’の他の集合の第１の集合Ｓ’１の同時のロードに対
応する。同様に、１マクロサイクルの最後に、次のマク
ロサイクルの文脈が用意されている。

【００４１】本発明のベクトルの処理方法によれば、処
理周期階層を定義することが可能である。これにより、
非常に高いカージナル数あるいはサイズの２つのベクト
ル集合ＲおよびＳは、同じサイズであるがより小さい部
分集合ＲｖおよびＳｕに分割される。この時、マクロサ
イクルは、２つの部分集合ＲｖおよびＳｕの合致に対応
する。部分集合Ｓｕのそれぞれは、部分集合Ｓｕｂに分
割されなければならず、部分集合Ｓｕｂのベクトルと部
分集合Ｒｖのベクトルとの間の合致は、１マイクロサイ
クルに対応する。これにより、ベクトル集合ＲおよびＳ
の合致は、マクロサイクルの連続を要求する。

【００４２】本発明のベクトルの処理方法は、ベクトル
集合ＲおよびＳのベクトル数のサイズが対応する記憶ユ
ニットのサイズを左右しないベクトルまたはタップルの
処理を提供することに関して、特に、有利である。さら
に、本発明のベクトルの処理方法によれば、ベクトル集
合ＲおよびＳのサイズは、異なっていてもよい。もちろ
ん、上述したベクトル集合ＲおよびＳのどちらかにおい
て、同じサイズあるいはカーディル数を有している部分
集合ＲｖおよびＳｕが構成されていれば充分である。

【００４３】本発明のベクトルの処理方法の特徴によれ
ば、入力データは、ｎ個のベクトルＹｉ（ｉ＝１〜ｎ）
から構成されている。処理セルＣＴの２次元処理ネット
ワークＲＥのｙ次元に対して１つの入力データベクトル
を構成する成分｛ｙｋｉ｝が割り当てられている。そし
て、処理セルＣＴの２次元処理ネットワークＲＥは、上
述したｙ次元に応じてｎ個の処理セルＣＴから構成され
ている。

【００４４】同様に、それぞれの空間的合致データベク
トルＲｋは、ｐ次元のベクトルＸｉによって構成されて
いる。この場合、処理セルＣＴの２次元処理ネットワー
クＲＥのｘ次元に対しては、空間的合致データベクトル
Ｒｋを構成する成分｛ｘｋｉ｝が割り当てられている。 ２次元処理ネットワークＲＥは、上述した次元に対応し
たｐ個の処理セルＣＴを有している。

【００４５】本発明のベクトルの処理方法の変形例にお
いては、それぞれの空間的合致データベクトルＲｋは、
ｑ個のベクトルＸｉ（ｉ＝１〜ｑ）の成分｛ｘｋｉ｝の
配列によって構成してもよい。そして、空間的合致デー
タＲｋの時間的な連続は、ベクトルＸｉの成分｛ｘｋｉ
｝によって構成される。この場合、２次元処理ネットワ
ークＲＥは、上述したｘ次元に対応したｑ個の処理セル
ＣＴを有している。

【００４６】２次元処理ネットワークＲＥの構成に関す
る限りにおいては、それがｎ行ｐ列に配列されたｎ×ｐ
個の処理セルＣＴを有している場合、第１の制限のない
変形において、本発明のベクトルの処理方法は、処理セ
ルＣＴの１つの列において、ベクトルＸｉとベクトルＹ
ｉとの間の合致を導くことを含んでいてもよい。そして
、それぞれの処理セルＣＴは、１つの中間的な処理結果
を直ちに同じ列のさらに高い次数の処理セルＣＴに転送
する。そして、それぞれの列のｐ次の処理セルＣＴは、
与えられたベクトルＸｉとＹｉとのペアに関する最終的
な処理結果を転送する。

【００４７】本発明のベクトルの処理方法の他の変形例
において、２次元処理ネットワークＲＥがｎ行ｑ列に配
列されたｎ×ｐ個の処理セルＣＴを有している時、ベク
トルＸｉとベクトルＹｉとの間の合致は、ｐ個の対応す
る成分｛ｘｋｉ｝および｛ｙｋｉ｝を処理することによ
って処理セルＣＴのレベルで局所的に処理されてもよい
。

【００４８】上述したベクトル間の合致の２つの実施例
および実行は、異なった実施例を排除するものではない
。そのような実施例の中には、どんな順次表現−並列配
置が含まれていてもあるいは相互に含まれてもよい。 さらに、一般に、本発明のベクトルの処理方法による処
理されうるデータは、ベクトルテーブルに構成されたデ
ータである。そのテーブルのサイズおよびベクトルの次
元は、非常に高くてもよい。

【００４９】２次元処理ネットワークＲＥによって実行
される作用に関する限りにおいては、図４および図５に
示すように、同次元のベクトルの２つの集合あるいはテ
ーブルの合致は、ある集合のベクトルのそれぞれと他の
集合のすべてのベクトルとの合致をもたらす。これによ
り、上述した合致は、まず、同じ階層ｋの成分のペアに
わたった１つの関数の計算に帰し、合致の結果は、上述
した成分のペアにおいて得られる結果に依存する。上述
した関数の計算は、図５において、ｆ１、ｆ２、ｆｉお
よびｆｋで示されている。

【００５０】本発明のベクトルの処理方法は、２次元処
理ネットワークＲＥに入力される情報の再利用率を増加
させるために、空間的および時間的次元の両方において
、並列計算を使用している。「空間的」および「時間的
」という語は、データ集合の１つが課題に対して固有で
あるという応用から初めに借用されている。これにより
、このデータは、問題のデータと呼ばれるかもしれない
。そのようなデータは、例えば、マトリックス計算応用
における係数のマトリックスによって構成されている。 そして、他の集合は、入力データと呼ばれる処理すべき
データによって構成されている。

【００５１】これにより、空間的並列処理という語は、
１つの入力ベクトルが数個の空間的合致データベクトル
に並列に合致することを意味する。時間的並列処理とい
う語は、数個の入力データが並列に処理されることを意
味する。

【００５２】便宜上、上述した語の使用は、２つのデー
タ集合を必要とする他の応用に、および課題に対する個
々のデータあるいは入力データのいずれも自明の真理を
顕著にしないということに拡張される。ところが、対応
する応用に特別な意味を持たせるために、上述したデー
タを限定することは有益である。これは、特に、データ
ベースに関係している本発明のベクトルの処理方法の応
用の場合である。

【００５３】また、本発明のベクトルの処理方法は、計
算を正確に伝達することおよび外部データを記憶するメ
モリを経て転送されあるいは入力されたデータの流れの
通過帯域を縮小することに利用できる集積回路エリアの
最大値を取って置く目的で、内部の記憶の最小値を得る
ために、上述の定義した空間的および時間的ワーキング
ゾーンの平衡を使用する。

【００５４】実際問題として、上述した２つの特性は、
一方では、２つのタイプの並列処理を用いた計算の特別
な構成、即ち、マイクロサイクルおよびマクロサイクル
において上述した順番に配列する計算の特別な構成に起
因し、他方では、上述した計算の構成を組み込むことを
可能にする回路群に起因する。同様に、ベクトル集合Ｒ
あるいはベクトル集合Ｓの部分集合Ｓｕを記憶すること
を必要とするユニットのサイズあるいは容量は、この発
明のベクトルの処理方法による回路内に集積された充分
使用されていない計算能力なしに外部メモリを有する最
小の通過帯域を有することを可能にする平衡によって決
定される。

【００５５】次に、本発明による同次元ｐを有するベク
トルあるいはタップルを示すディジタル信号を処理する
ベクトルの処理回路を図６および図７を参照して説明す
る。図６および図７において、本発明のベクトルの処理
回路、即ち、１点鎖線によって囲まれている回路Ｃは、
空間的合致データの形でベクトル集合Ｒの１つを記憶す
る第１の記憶ユニット１を有する。空間的合致データは
、空間的合致データベクトルＲｋが時間的に連続して読
み出されるために記憶される。これらのベクトルは、ベ
クトルＸｉあるいはそれらの成分｛Ｘｋｉ｝、あるいは
、後述するように、これらのベクトルの配列あるいはこ
れらの成分の配列のどちらかによって構成されている。

【００５６】さらに、本発明のベクトルの処理回路Ｃは
、入力データの形でベクトル集合Ｓを記憶する第２の記
憶ユニット２を有する。この入力データは、ベクトル集
合Ｓの少なくとも１つのベクトルＹｉあるいはそれに対
応する成分｛ｙｋｉ｝から構成されている。実際、入力
データは、上述したように、ベクトル集合Ｓの部分集合
Ｓｕのどれからでも構成されてもよい。

【００５７】加えて、図６および図７に示すように、計
算ユニット３は、入力データおよび空間的合致データの
空間的および時間的合致を上述した条件の下に並行処理
を用いて達成する。計算ユニット３は、成分｛ｘｋｉ｝
あるいは成分｛ｙｋｉ｝、即ち、２次元処理ネットワー
クＲＥのｘ次元に割り当てられる空間的合致データベク
トルＲｋの連続と２次元処理ネットワークＲＥのｙ次元
に割り当てられる入力データを処理するセルの２次元処
理ネットワークＲＥとして構成されている。

【００５８】また、図６および図７に示すように、第１
および第２の記憶ユニット１および２は、対応するベク
トルの部分集合が処理の間記憶されるワーキングメモリ
１０および２０をそれぞれ有している。ワーキングメモ
リ１０および２０は、対応するデータの割り当てられた
ｘ次元およびｙ次元にそれぞれ応じた２次元処理ネット
ワークＲＥの処理セルＣＴに並列接続によって直接接続
されている。

【００５９】また、第１および第２の記憶ユニット１お
よび２は、一端が大容量メモリ４に、他端がワーキング
メモリ１０および２０にそれぞれ接続された仮想メモリ
１１および２１を有している。仮想メモリ１１および２
１は、対応するベクトルの部分集合の処理の間、さらに
高次の対応するベクトルの部分集合に対するワーキング
メモリ１０および２０の補助メモリとしてそれぞれ作動
する。これにより、ワーキングメモリ１０および２０並
びに仮想メモリ１１および２１は、それぞれ全く同じで
あり、連続的に単にスイッチングによってワーキングメ
モリおよび仮想メモリのそれぞれの役割を果すことがで
きる。大容量メモリ４は、図６および図７において、破
線でベクトルの処理回路Ｃの左側に示されている。

【００６０】図６および図７に示す本発明のベクトルの
処理回路は、作動中に、実際には、部分集合Ｓｕがロー
ドされるが、ベクトル集合Ｓのメモリのサイズ、特に、
対応する仮想メモリ２１は、１クロックサイクル当たり
１つのベクトル成分のレートで１マイクロサイクルの間
、完全にロードされるようなサイズである。ところが、
ベクトル集合Ｒのメモリ、即ち、ワーキングメモリ１０
および仮想メモリ１１のそれぞれのサイズは、仮想メモ
リが１クロックサイクル当たり１つのベクトル成分の同
じレートで１マクロサイクルの間、完全にロードされる
ようなサイズである。

【００６１】さらに、処理セルＣＴの数における計算ユ
ニット３のサイズとメモリのサイズとの関係は、メモリ
のサイズが１マイクロサイクルあるいは１マクロサイク
ルの文脈が準備されると考えられるまでメモリのサイズ
が待つことは決してないような関係である。

【００６２】計算ユニット３に関する限りにおいては、
それは、実際には処理セルＣＴを構成する複数の基本的
プロセッサＰＥを有する。そして、２次元処理ネットワ
ークＲＥは、第１のベクトル集合Ｒの複数のベクトルと
第２のベクトル集合Ｓの複数のベクトルとの合致を確実
にする直交領域として構成されている。

【００６３】ワーキングメモリ２０および第２の記憶ユ
ニット２の仮想メモリ２１のそれぞれの構成に関する限
りにおいては、ベクトル集合Ｓの部分集合Ｓｕの記憶を
達成する第２の記憶ユニット２の仮想メモリ２１は、行
列アドレッシングを用いて記憶セルＣＭの中に対応する
ベクトルＹｉの成分｛ｙｋｉ｝の記憶を可能にするため
に準備されている。そして、それぞれのベクトルＹｉは
、図６および図７に示すように、１つの列に記憶される
。 そして、ワーキングメモリ２０および仮想メモリ２１は
、ｎ個のベクトルＹｉを記憶するｎ個の列を有し、それ
ぞれの行は、上述した入力データを構成するｎ個の成分
｛ｙｋｉ｝を有する。

【００６４】次に、図６および図７を参照して、本発明
のベクトル処理回路の２つの制限のない実施例、即ち、
順次表現−並列配置タイプの第１の構成と並列表現−並
列配置タイプの第２の構成とからなる実施例を説明する
。順次表現−並列配置という語は、本発明のベクトルの
処理回路に順次入力される１あるいはそれ以上のクロッ
クパルスに対応した単位時間当たり１つのベクトルのレ
ートで順次入力される空間的合致データベクトルＲｋに
よって構成される空間的合致データの順次表現を意味す
る。尚、図６および図７には、上述したクロックパルス
を出力するクロック生成回路は図示していない。

【００６５】同様に、並列表現−並列配置という語は、
第２の実施例において後述するように、計算ユニット３
に並列に入力される空間的合致データベクトルＲｋによ
って構成される空間的合致データの並列表現を意味する
。２つの実施例において、並列配置は、上述した２次元
処理ネットワークＲＥの最後の行ｘを構成する基本プロ
セッサＰＥによって並列に配置される計算結果の配置と
して示される。

【００６６】まず、順次表現−並列配置タイプの第１の
構成による第１の実施例を図６を参照して説明する。こ
の構成において、２次元処理ネットワークＲＥは、ｐ行
ｎ列に配列されたｎ×ｐ個の基本プロセッサを有する。 ワーキングメモリ２０の第１の行のそれぞれの記憶セル
ＣＭは、すべての処理セルＣＴに接続され、バスを介し
て対応する基本的プロセッサＰＥに接続されている。空
間的合致データベクトルＲｋが記憶されるワーキングメ
モリ１０は、行列アドレッシングを有する記憶セルに対
応するベクトルＸｉの成分｛ｘｋｉ｝の記憶を準備する
ために構成されている。ベクトルＸｉのそれぞれは、１
つの列に記憶され、従って、１つの空間的合致データベ
クトルＲｋは、１つのベクトルＸｉに対応する。ワーキ
ングメモリ１０の第１の列のそれぞれの記憶セルＣＭは
、すべての処理セルＣＴに接続されると共に、バスを介
して対応する基本プロセッサＰＥに接続されている。

【００６７】図６に示すように、第１の構成において、
ワーキングメモリ１０は、連続する空間的合致データベ
クトルＲｋを構成するｎ×ｐ個のベクトルＸｉを記憶す
るためにｎ×ｐ個の列の記憶セルＣＭを有する。また、
ワーキングメモリ２０および仮想メモリ２１は、ベクト
ル集合Ｓの部分集合ＳｕおよびＳｕ＋１にそれぞれ関す
るｐ次元の縦に配列されたｎ個のベクトルＹｉを記憶す
る。

【００６８】ベクトル集合Ｒのメモリ、即ち、ワーキン
グメモリ１０は、ｐ次元のｎ×ｐ個のベクトルＸｉを記
憶する。図６に示す回路によって達成される作用は、ｎ
×ｐ個のベクトルの２つの集合の合致である。

【００６９】ｎ×ｐ個の基本プロセッサＰＥから構成さ
れる計算ユニット３は、メモリＳのｐ行のデータを連続
して入力する。時刻Ｔ１において、メモリＳの第１の行
のデータが基本プロセッサＰＥの第１の列にロードされ
、次に、メモリＳの第２の行のデータが基本プロセッサ
ＰＥの第２の列にロードされ、その動作が最後の行まで
行なわれる。メモリＳの第１の行のデータが基本プロセ
ッサＰＥの第１の列にロードされると、基本プロセッサ
ＰＥの第１の列は、ベクトルＸ１の第１の成分ｘ１１を
入力する。同様に、メモリＳの第２の行のデータが基本
プロセッサＰＥの第２の列にロードされると、基本プロ
セッサＰＥの第１の列がベクトルＸ２の第１の成分ｘ１
２を入力している間に、基本プロセッサＰＥの第２の列
は、ベクトルＸ１の第２の成分ｘ２１を入力する。以下
、同様である。

【００７０】従って、２つのベクトルＸｉと、Ｙｉ、あ
るいはｉとは異なるｊを有する他のベクトルＹｊとの間
の合致は、図６に示すように、基本プロセッサＰＥのｙ
次の１つの列において実行される。それぞれのサイクル
、即ち、それぞれのクロックサイクルでは、１つの基本
プロセッサＰＥは、ｘ次の１つ大きい次数の同じ列に続
いている基本プロセッサＰＥにその結果を転送する。こ
れにより、１つの列のｐ番目の基本プロセッサＰＥは、
１サイクル当たり１つの結果を転送する。

【００７１】ワーキングメモリ１０および２０並びに仮
想メモリ１１および２１が１クロックサイクル当たりそ
れぞれ１つの成分｛ｘｋｉ｝および｛ｙｋｉ｝のレート
で対応するベクトル成分をロードする場合、仮想メモリ
Ｓ、即ち、仮想メモリ２１のデータを再びロードしてい
る間、１サイクル当たり１つの成分のレートでｎ×ｐサ
イクルが要求される。このために、メモリＲ、即ち、ワ
ーキングメモリ１０および仮想メモリ１１は、ｎ×ｐ個
のベクトルＲｋがロードされ、記憶している。ｎ×ｐサ
イクルにおいて、第１の部分集合Ｓ１のｎ個のベクトル
Ｙｉは、ベクトル集合Ｒのｎ×ｐ個のベクトルと合致す
る。 同時に、仮想メモリＲ、即ち、仮想メモリ２１は、部分
集合Ｓｕ＋１あるいはＳ２から構成されるｎ個のベクト
ルを入力する。

【００７２】上述した構成によれば、１マイクロサイク
ルは、ｎ×ｐサイクルからなる。１マイクロサイクルの
間、ベクトル集合Ｓ、さらに詳しくいえば、部分集合Ｓ
ｕのｎ個のベクトルは、ベクトル集合Ｒのｎ×ｐ個のベ
クトルと合致し、同時に、ベクトル集合Ｓの新しい部分
集合Ｓｕ＋１が第２の記憶ユニット２の仮想メモリ２１
にロードされる。

【００７３】時刻Ｔｎｐ＋１では、２次元処理ネットワ
ークＲＥの基本プロセッサＰＥの第１の列あるいは第１
の行は、部分集合Ｓｕ＋１を記憶するワーキングメモリ
２０の第１の行のデータを入力し、これにより、第２の
マイクロサイクルが開始される。空間的合致データベク
トルＲｋが記憶されている仮想メモリ１１からデータを
再びロードするためには、ｎ×ｐ２サイクルが必要であ
る。この時間は、ベクトル集合Ｓのｐ個の部分集合、即
ち、ｎ×ｐ個のベクトルの集合の処理に対応している。 これにより、１マクロサイクルは、ｎ×ｐ個のベクトル
の２つの集合の合致が実行され、同時に、空間的合致デ
ータベクトルＲｋから構成されるベクトルＸｉの新しい
集合Ｒ’がロードされるｎ×ｐ２サイクルからなると定
義される。

【００７４】ここで、図６に当該サイクル、即ち、マイ
クロサイクルとマクロサイクルの配置を示す。図６に示
す本発明のベクトルの処理回路の第１の構成においては
、実際には、仮想メモリ２１だけを基本的プロセッサＰ
Ｅの２次元処理ネットワークＲＥに近接して組み込んで
もよい。即ち、レジスタという形で配置され、２次元処
理ネットワークＲＥそのものあるいはその近傍に直接組
み込まれているワーキングメモリ２０に組み込んでもよ
い。

【００７５】次に、並列表現−並列配置タイプの第２の
構成による第２の実施例を図７を参照して説明する。こ
の構成において、２次元処理ネットワークＲＥは、ｑ行
ｎ列に配列されたｎ×ｑ個の基本プロセッサＰＥを有す
る。処理セルＣＴおよび対応する基本的プロセッサＰの
それぞれのワーキングメモリ１０および２０の記憶セル
に対する接続は、第１の構成と同様である。空間的合致
データベクトルＲｋが記憶されるワーキングメモリ１０
は、行列アドレッシングを有する記憶セルに対応するベ
クトルＸｉの成分｛ｘｋｉ｝の記憶を準備するために構
成されている。

【００７６】図７に示す第２の構成においては、ベクト
ルＸｉのそれぞれは、１つの行に記憶され、それぞれの
行は、ｎ個のベクトルＸｉによって構成される。そして
、空間的合致データベクトルＲｋのそれぞれは、隣接す
るｑ個の行に記憶されるｑ個のベクトルの同次数ｋの成
分｛ｘｋｉ｝から構成されている。

【００７７】図７に示すように、ワーキングメモリ１０
は、ベクトルＸｉからベクトルＸｉ＋ｑまで、ベクトル
Ｘｉ＋ｑに続いてベクトルＸｉ＋ｑ＋１からＸｉ＋２ｑ
まで等が記憶される隣接するｑ個の行を有している。図
７に示す第２の構成においては、ベクトル集合Ｓに関連
したワーキングメモリ２０は、図６に示す第１の構成に
おいて示したように、１列当たりに記憶されるｐ次元の
のｎ個のベクトルＹｉを記憶する。

【００７８】ベクトル集合Ｒに関するワーキングメモリ
１０および仮想メモリ１１は、ｎ個のベクトルのｑ行に
構成されている同次元のｎ×ｑ個のベクトルＸｉを記憶
する。　　計算ユニット３によって達成される作用は、
ｎ×ｑ個のベクトルの２つの集合の合致である。ｎ×ｑ
個の基本プロセッサＰＥは、ベクトル集合Ｓのメモリ、
即ち、ワーキングメモリ２０の１行のデータおよびベク
トル集合Ｒのメモリ、即ち、空間的合致データベクトル
Ｒｋの１つの列のデータを１サイクル毎に入力する。メ
モリの構成は、好ましくは、図７に示すように、１サイ
クル毎に基本的プロセッサＰＥが同じ列の２つの成分｛
ｘｋｉ｝および｛ｙｋｉ｝を入力するような構成とする
。２つのベクトルＸｉおよびＹｉの合致は、結果として
与えられたアドレスｘおよびｙを有する基本的プロセッ
サＰＥにおいて局所的に実行される。ｐサイクルの最後
に、上述したアドレスｘおよびｙを有する基本的プロセ
ッサＰＥは、その結果をコモンバスを介して転送する。

【００７９】第１の構成の場合、１マイクロサイクルは
、ベクトル集合Ｓの１つの部分集合のｎ個のベクトルが
ベクトル集合Ｒのｎ×ｑ個のベクトルと合致し、仮想メ
モリＳ、即ち、仮想メモリ２１がベクトル集合Ｓの新し
い部分集合Ｓｕ＋１を入力する間のｎ×ｐサイクルとし
て定義される。図７に示す第２の構成においては、１マ
イクロサイクルの間、ベクトル集合Ｓに関するワーキン
グメモリ２０はｎ回読み出されなければならない。

【００８０】対応するマクロサイクルは、図７に示すよ
うに、第１の記憶ユニット１の仮想メモリ１１に新しい
ベクトル集合Ｒ’がロードされ、記憶されると同時にベ
クトル集合Ｓのｑ個の部分集合Ｓｕ＋ｑがベクトル集合
Ｒと比較されるｑ個のマイクロサイクルに等しい。図６
および図７に示す２つの構成において、本発明のベクト
ルの処理回路は、１マクロサイクルの間、多数のベクト
ルの同一のサイズおよびカージナル数の２つのベクトル
集合ＲおよびＳの合致を実行する。ところが、本発明の
回路は、どんなサイズの２つの集合に対しても連続する
マクロサイクルによって合致を行なうことを可能にする
。

【００８１】本発明のベクトルの処理回路の作用は、図
および図７に示す実施例に限定されないことはもちろん
である。特に、空間的合致データベクトルＲｋあるいは
入力データの転送はもちろん、記憶ユニット、即ち、第
１の記憶ユニット１および第２の記憶ユニット２の１サ
イクル、即ち、１クロックサイクル当りの１成分のロー
ドおよび記憶の代りに、それぞれ１サイクル当りＮｘ個
の成分および１サイクル当りＮｙ個の成分のレートで実
行する場合に、本発明のベクトルの処理回路の機能を一
般化し、広げることは可能である。

【００８２】次に、本発明のベクトルの処理回路をさら
に応用した概念について図８〜図１２を参照して説明す
る。ベクトル集合Ｓに関するメモリに供給する１サイク
ル当たりＮｙ個の成分に対して、ベクトル集合Ｓに関す
る仮想メモリ２１のデータが（ｎ×ｐ／Ｎｙ）クロック
サイクルの１マイクロサイクルの間、ロードされる。ク
ロックサイクルの数に関し、１マイクロサイクルは、式
（ｎ×ｐ／Ｎｙ）によって定義される。

【００８３】これにより、定義されたマイクロサイクル
の時間がメモリＲのｙに応じた奥行を決定し、メモリＲ
の全体のサイズが｛ｐ×（ｎ×ｐ／Ｎｙ）｝（第１の構
成の場合）あるいは｛ｑ×（ｎ×ｐ／Ｎｙ）｝（第２の
構成の場合）に比例する。ベクトル集合Ｓに関するメモ
リの１サイクル当たりＮｙ個の成分の入力および記憶に
関しては、ベクトル集合Ｒに関する仮想メモリ１１は、
｛ｐ×（ｎ×ｐ／Ｎｙ）×（１／Ｎｘ）｝（第１の構成
の場合）あるいは｛ｑ×（ｎ×ｐ／Ｎｙ）×（１／Ｎｘ
）｝（第２の構成の場合）に比例した１マクロサイクル
の間、ロードされる。

【００８４】基本的プロセッサＰＥの与えられた数、即
ち、図６に示すように、第１の構成においてはｎ×ｐ、
図７に示すように、第２の構成においてはｎ×ｑに関し
ては、通過帯域の増加が使用されるメモリのサイズを削
減する。これにより、一般に、本発明のベクトルの処理
回路Ｃは、仮想メモリ１１あるいはベクトル集合Ｒに関
するワーキングメモリ１０の記憶セルＣＭの数において
は、式（Ｔｒ＝ＮＰＥ×ｐ／Ｎｙ）を満たすサイズＴｒ
を有することが有利である。

【００８５】ここで、ＮＰＥは２次元処理ネットワーク
ＲＥを構成する基本的プロセッサＰＥの数を示し、ｐは
ベクトルの次元を示し、Ｎｙは１クロックサイクル当た
りベクトルの成分の数におけるメモリの記憶レートを示
す。もちろん、図６および図７に示すような本発明のベ
クトルの処理回路が１つの回路を用いてあらゆるサイズ
のベクトルまたはタップルの集合の合致を生じさせるこ
とに用いられるのは理解できるであろう。

【００８６】実際、上述した回路は、１マクロサイクル
の間、ベクトル集合Ｒのｎ×ｐ個のベクトルとベクトル
集合Ｓのｎ×ｐ個のベクトルとの合致を生じさせること
ができる。カージナル数ＮおよびＮ’、即ち、Ｎおよび
Ｎ’個のベクトルを有するベクトル集合ＲおよびＳに対
し、ベクトル集合ＲおよびＳのどちらかにおいてｎ×ｑ
個のベクトルの部分集合を構成することが可能である。 ベクトル集合ＲおよびＳにおける部分集合の数は、それ
ぞれ（Ｎ／ｎ×ｑ）個および（Ｎ’／Ｎｑ）個である。 ベクトル集合ＲおよびＳのすべてのベクトルの合致は、
ベクトル集合Ｓのそれぞれの部分集合がベクトル集合Ｒ
のすべての部分集合を合致した時、実行され、従って、
その合致のために要求されるマクロサイクルの数は、｛
Ｎ×Ｎ’／（ｎ×ｑ）２｝である。

【００８７】あらゆるカージナル数のベクトル集合Ｒお
よびＳの合致を生じさせるための本発明のベクトルの処
理方法の順次タイプの制限のない実施は、図１３に示さ
れている。この図において、ステップ１０００は、ベク
トル集合Ｒおよびベクトル集合Ｓ、即ち、どんなカージ
ナル数の集合も独立して記憶するステップを示し、ステ
ップ１００１は、それぞれ同じカージナル数を有するベ
クトル集合Ｒの部分集合Ｒｖとベクトル集合Ｓの部分集
合Ｓｕとを記憶するステップを示す。

【００８８】また、ステップ１００２は、２次元処理ネ
ットワークＲＥに直接接続されたベクトル集合Ｓの２次
の部分集合であって、部分集合Ｓｕの部分集合である部
分集合Ｓｕｂと部分集合Ｒｖとをそれぞれワーキングメ
モリ１０および２０に記憶するステップを示し、ステッ
プ１００３は、１マイクロサイクルの間に部分集合Ｒｖ
およびＳｕｂの空間的および時間的合致をするステップ
を示し、ステップ１００４は、部分集合Ｓｕｂより高い
階層の部分集合Ｓｕｂ＋１をマイクロサイクルの間に同
時に仮想メモリ２１に記憶するステップを示す。

【００８９】さらに、ステップ１００５は、１マイクロ
サイクルの間にベクトル集合Ｓの２次の部分集合Ｓｕｂ
のすべてに対して上述したステップ１００２〜ステップ
１００４を繰返し、部分集合Ｒｖ＋１を同時に仮想メモ
リ１１に記憶するステップを示し、ステップ１００６は
、ベクトル集合Ｓの部分集合Ｓｕのすべてに対して上述
したステップ１００１〜ステップ１００５を繰返すステ
ップを示し、ステップ１００７は、ベクトル集合Ｒの部
分集合Ｒｖのすべてに対してステップ１００１〜ステッ
プ１００６を繰返すステップを示し、ステップ１００８
は、エンドステップを示す。

【００９０】同様に、本発明による図６および図７に示
すようなベクトルの処理回路は、後述するマクロベクト
ルと呼ばれるどんな次元のベクトルの合致を生じさせる
ために用いられてもよい。回路は、合致のためにｐ次元
の２つのベクトル集合を生じさせる。ベクトル集合Ｒお
よびＳのｐ次元に対して、それぞれのベクトルは、ｐ次
元のＰ／ｐ個のサブベクトルに分割される。但し、Ｐ＞
ｐである。ｐ次元より低い次元のサブベクトルは、１つ
の任意の値、例えば、０を有する成分によって完結して
いる。１マクロサイクルの間、図６および図７に示すベ
クトルの処理回路は、それぞれベクトル集合ＲおよびＳ
のｎ×ｑ個およびｎ×ｐ個のサブベクトルの合致を生じ
させる。従って、Ｐ／ｐマクロサイクルは、これらのベ
クトルの全体を処理するために要求される。そして、サ
ブベクトルから得られた部分的な結果は、それぞれのマ
クロサイクルの最初に、基本的プロセッサＰＥに再び入
力されなければならない。そして、部分的な結果、即ち
、それぞれのマクロサイクルに関する結果は、図６およ
び図７に示すように、ベクトルの処理回路Ｃ内の記憶メ
モリ５に記憶される。

【００９１】図１１および図１２に示すように、数個の
パラレル接続あるいはカスケード接続の回路が処理レー
トを増加させることがわかるであろう。図１１に示すよ
うに、複数のパラレル接続回路を使用すると、処理速度
が増加するか、あるいは、同じ処理速度でサイズやカー
ジナル数がより大きな集合を処理することができる。ｚ
個のパラレル接続回路は、１マクロサイクルの間に処理
すべきベクトル集合Ｓのｎ×ｑ個のベクトルの集合とベ
クトル集合Ｒのｚ×ｎ×ｑ個のベクトルの集合との合致
を可能にする。それぞれＮおよびＮ’のカージナル数あ
るいはサイズのベクトル集合ＲおよびＳに対して、ベク
トル集合ＲおよびＳの合致は、ベクトル集合Ｓのｎ×ｑ
個のベクトルのそれぞれの部分集合とベクトル集合Ｒの
ｚ×ｎ×ｑ個のベクトルの部分集合のすべてとの合致に
帰着する。従って、上述した合致をもたらすために要求
されるマクロサイクルの数は、｛（Ｎ×Ｎ’）／ｚ×（
ｎ×ｑ）２｝に等しい。

【００９２】さらに、ｚ個の回路がパラレルに使用され
る時、ベクトル集合ＲおよびＳの合致を生じさせる処理
時間は、同じ働きをする１つの回路がかかる時間のｚ倍
よりも少ないことがわかるであろう。図１２に示すよう
に、数個のカスケード接続された回路は、処理すべきベ
クトルの次元を増加させる。Ｐ次元を有するベクトル集
合ＲおよびＳのベクトルに対して、ｗ個のカスケード接
続された回路は、１マクロサイクルの間に処理すべきｗ
×ｐ次元のベクトル集合Ｒのｎ×ｑ個の部分集合とベク
トル集合Ｓのｎ×ｑ個のの部分集合との合致を可能にす
る。ベクトル集合の処理は、（ｐ／ｗ×ｐ）に等しいマ
クロサイクル数を要求する。

【００９３】カスケード接続されたｗ個の回路を使用す
ることによって、１つの回路が同じ働きをするのにかか
る処理時間をｗで割ることができる。次に、力積−マト
リックス−ベクトルタイプの処理、特に、Ｎ２次元の１
つのマトリックスＡおよびＮ次元のベクトルＸに対して
特に設計された本発明のベクトル処理回路の実施例を図
１４〜図１６を参照して説明する。

【００９４】この実施例において、図１４に示すように
、計算ユニット３は、回路０を構成する処理セルＣＴを
有した１つの列を有する処理セルＣＴ１つのネットワー
クから構成されている。従って、図１４および図１５に
示す２次元処理ネットワークは、１つの１次元処理ネッ
トワーク、即ち、０測定を有する２次元処理ネットワー
クの次元の１つを削減する。

【００９５】図１５からわかるように、それぞれの処理
セルＣＴは、乗算器１００および加算器１０１から構成
されている。ベクトルＸの成分ｘｊは、ワーキングメモ
リ２０から順次入力され、マトリックスＡの係数ａｉｊ
（ｉ，ｊ＝１〜ｎ）は、計算ユニット１の仮想メモリ１
１あるいはワーキングメモリ１０にロードされる。ワー
キングメモリ２０の役割を果すレジスタに記憶されてい
るベクトルＸの成分Ｘ１、Ｘ２、ＸｊおよびＸｎは、処
理セルＣＴに連続的に供給するコモンバスＢＵＳを経て
回路０に入力される。

【００９６】マトリックスＡは、記憶ユニット１のワー
キングメモリ１０に記憶され、それぞれの処理セルＣＴ
は、マトリックスＡの第１の行の成分Ａ１ｊを同時に入
力することができる。これにより、時刻Ｔ１では、処理
セル３１が成分ｘ１およびａ１１を入力し、時刻Ｔ２で
は、処理セル３２が成分ｘ２およびａ１２を入力する。 以下、同様に、時刻Ｔｋでは、処理セル３ｋが成分ｘｋ
およびａ１ｋを入力する。そして、処理セル３ｋは、積
ａ１ｋ×ｘｋを算出し、その積ａ１ｋ×ｘｋを処理セル
３ｋ−１から転送される部分和Ｓｋ−１に加算する。時
刻Ｔｋ＋１では、処理セル３ｋは、数式３で示される部
分和Ｓｋを転送する。

【数３】

【００９７】時刻Ｔｋ＋１では、回路０は、結果ベクト
ルＹの第１の成分ｙ１を転送する。さらに、時刻Ｔ２で
は、処理セル３１は、第２のベクトル行の第１の成分ａ
２１を入力し、時刻Ｔ３では、処理セル３２は、成分ａ
２２を入力する。以下、同様である。時刻Ｔｎ＋２では
、回路０は、結果ベクトルＹの第２の成分ｙ２を転送す
る。こうして、上述した手順は、図１４〜図１６に示す
ように、マトリックスＡの行ベクトルのすべてに対して
繰返され、回路０は、結果ベクトルＹのｎ個の成分を順
次転送する。

【００９８】ベクトルＸのｎ個の成分が回路０、特に、
対応する処理セルＣＴのレジスタ１０２にロードされて
いる時、回路０は、新しいベクトルＸ’の成分を入力す
る準備をし、これにより、新しいベクトルＸは、ｎクロ
ックサイクルのいずれにおいても処理される。図１６に
示すように、マイクロサイクルは、ここでは、マトリッ
クスＡとベクトルＸとの積の成分に対応する期間として
定義され、このマイクロサイクルは、ｎクロックサイク
ルに等しい。こうして、１マイクロサイクルの最後に、
新しいベクトルの処理を達成する文脈が準備される。

【００９９】同様に、マクロサイクルは、新しいマトリ
ックスＡ’を１クロックサイクル当たり１つの係数のレ
ートで仮想メモリ１１にロードするために要求される期
間として定義され、ローディング時間は、ｎ２に等しい
。こうして、上述したローディングと同時に、ｎマイク
ロサイクルが実行される。

【０１００】次に、Ｎ２次元の正方マトリックスＡＳと
Ｎ次元のベクトルＸ並びにＮ×Ｍ次元の直交マトリック
スＡＲとＭ次元積タイプのベクトルＸＢにそれぞれ関す
るさらに２つの特有の変形例を図１７〜図２１を参照し
て説明する。図１７において、マトリックスＡＳは、Ｎ
２次元の正方マトリックスであり、ＹおよびＸは、Ｎ次
元のベクトルを示す。尚、Ｎは、ｎより非常に大きな数
である。

【０１０１】積Ｙ＝ＡＳ×Ｘの計算は、図１４〜図１６
を参照してすでに述べた手順に基づいている。Ｎは、式
（Ｎ＝Ｋ×ｎ）を満たすｎの倍数であるとみなす。この
ような場合、計算ユニット３は、並列に作動するＫ個カ
スケード接続された回路から構成されている。図１８に
おいては、上述した回路は、それぞれ０１から０Ｋで示
されている。

【０１０２】ベクトルＸは、ｎ次元のサブベクトルＸ（
１），Ｘ（２），Ｘ（ｊ），・・・，Ｘ（Ｋ）のＫ個の
等しい部分の成分に分解される。同様に、マトリックス
ＡＳは、ｎ２次元のＫ２個のサブマトリックスＡ（ｉ，
ｊ）（ｉ，ｊ＝１〜Ｋ）に分解される。積の結果ベクト
ルＹは、数式４の形で得られる。

【数４】 但し、

【数５】 数式５において、Ａ（ｉ，ｊ）×Ｘ（ｊ）は、ｎ２次元
のサブマトリックスＡ（ｉ，ｊ）とｎ次元のサブベクト
ルＸ（ｊ）との積を示す。また、Ｙ（ｉ）は、結果ベク
トルＹのｎ次元のｉ番めの部分あるいはサブベクトルを
示す。

【０１０３】計算の構成は、ｎ２サイクルからなるマク
ロサイクルの連続に基づく。それぞれのマクロサイクル
の間、Ｋ個のマトリックスの列Ａ（ｉ，ｊ）（ｊ＝１，
・・・，Ｋ）が処理され、同時に、Ｋ個のマトリックス
の次の列Ａ（ｉ＋１，ｊ）は、Ｋ個の回路のあいている
メモリにロードされる。従ってＫマクロサイクルがマト
リックスＡＳのＫ個のマトリックス列を処理するために
要求される。

【０１０４】他方、１マクロサイクルは、ｎマイクロサ
イクルに分解される。１マイクロサイクルは、Ｋ個のマ
トリックスＡ（ｉ，ｊ）（ｊ＝１，・・・，Ｋ）を構成
するマトリックスＡＳのｎ個の行ベクトルと１つのベク
トルＸの積に対応する。この積の結果は、ベクトルＹ（
ｉ）、即ち、ベクトルＹのｉ番目の部分である。従って
、１マクロサイクルのｎ個の連続したマイクロサイクル
は、ｎ個のベクトルＸ、即ち、ベクトルＸ１，Ｘ２，・
・・，Ｘｎの連続した処理に対応する。分解された連続
した結果は、ベクトルＹ１（ｉ），Ｙ２（ｉ），・・・
，Ｙｎ（ｉ）、即ち、結果ベクトルＹ１，Ｙ２，・・・
，Ｙｎのｉ番目の部分である。

【０１０５】以上説明した計算の経過を図１９のタイミ
ングチャートに示す。まず、マトリックスＡ（１，１）
，Ａ（１，２），・・・，Ａ（１，ｊ），・・・，Ａ（
１，Ｋ）は、それぞれ回路０１，０２，・・・，０ｊ，
・・・，０Ｋのメモリにロードされる。ベクトルＸ１の
上述したマトリックスＡ（１，ｊ）に対応した成分が以
下に示す方法で回路に順次ロードされる。

【０１０６】 　　時刻Ｔ１からＴｎまで：　　　　　　　　　回路０
１は、ベクトルＸ１（１）のｎ個の成分　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　を
入力する。 　　時刻Ｔｎ＋１からＴ２ｎまで：　　　　　　回路０
２は、ベクトルＸ１（２）のｎ個の成分　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
を入力する。 ・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・　　時刻Ｔ（ｋ−１）ｎ＋１か
らＴＮまで：　　回路０ｋは、ベクトルＸ１（Ｋ）のｎ
個の成分　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　を入力する。 時刻ＴＮ＋１からＴＮ＋２までは、最後の回路は、ベク
トルＹ１（１）のｎ個の成分を転送する。

【０１０７】回路０２へのベクトルＸ１（２）のロード
と同時に、回路０１は、ベクトルＸ２（１）のｎ個の成
分を入力する。従って、ベクトルＸ２のロードは、ベク
トルＸ１に対するのと同様に実行されるが、ｎサイクル
のシフトを伴う。ベクトルＸ３，・・・，Ｘｎについて
も同様である。カスケード接続された最後の回路０ｋに
よって転送される結果は、同時に連続したベクトルＹ１
（１），・・・，Ｙｎ（１）である。

【０１０８】それぞれの回路において、第１のメモリに
ロードされたマトリックスは、ｎ２サイクルからなるマ
クロサイクルを使用する。マトリックスＡ（ｉ，ｊ）（
ｊ＝１，・・・，Ｋ）の処理の間、マトリックスＡ（２
，ｊ）（ｊ＝１，・・・，Ｋ）は、回路にロードされる
。ロードが終了する、即ち、第１のマクロサイクルの最
後に対応した時、第２のマクロサイクルが開始され、ベ
クトルＸ１，Ｘ２，・・・，Ｘｎは、再び回路に順次入
力される。

【０１０９】第２のマクロサイクルの間に転送された結
果は、ベクトルＹ１（２），Ｙ２（２），Ｙ３（２）・
・・，Ｙｎ（２）である。同様に、最後のマクロサイク
ルの間に転送された結果は、ベクトルＹ１（ｋ），Ｙ２
（ｋ），Ｙ３（ｋ）・・・，Ｙｎ（ｋ）である。積Ａ×
Ｘ１，Ａ×Ｘ２，・・・，Ａ×Ｘｎが算出されている間
に、全体のマトリックスの処理に対してＫマクロサイク
ルが要求される。

【０１１０】次に、積−マトリックス−ベクトルタイプ
、即ち、Ｎ×Ｍ次元のマトリックスＡＲとＭ次元のベク
トルＸＢの処理の実施例を図２０および図２１を参照し
て説明する。この場合、計算ユニット３は、並列に作動
するＫ個カスケード接続された回路から構成されており
、ベクトルＸＢは、ｍ個の部分あるいはｎ次元のサブベ
クトルＸＢ（１），ＸＢ（２），・・・，ＸＢ（ｎ）に
分解され、マトリックスＡＲは、ｎ２次元のＫ×ｍ個の
サブマトリックスＡ（ｉ，ｊ）（ｉ＝１〜Ｋ，ｊ＝１〜
ｍ）に分解される。

【０１１１】こうして、図２０に示す実施例の処理にお
いては、それぞれｍ個の回路のＫ／ｍグループが構成さ
れ、回路０１から０Ｋまでのグループが並行して独立に
作動する。第１のマクロサイクルの間、第１のグループ
は、基本的マトリックスＡ（１，１），Ａ（１，２），
・・・，Ａ（１，ｍ）を処理する。次に、第２のグルー
プは、基本的マトリックスＡ（２，１），Ａ（２，２）
，・・・，Ａ（２，ｍ）を処理する。そして、Ｋ個の最
後のグループは、マトリックスＡ（Ｋ×ｍ，１），Ａ（
Ｋ×ｍ，２），・・・，Ａ（Ｋ×ｍ，ｍ）を処理する。

【０１１２】このマクロサイクルの間、ｎ個のベクトル
ＸＢが処理され、第１のグループによって転送された結
果は連続したベクトルＹ１（１），・・・，Ｙｎ（１）
であり、第２のグループによって転送された結果は連続
したベクトルＹ１（２），・・・，Ｙｎ（２）であり、
最後のグループは、ベクトルＹ１（Ｋ×ｍ），・・・，
Ｙｎ（Ｋ×ｍ）を転送する。最初のマクロサイクルの間
、Ｋ個の新しいマトリックスは、各回路にロードされ、
これらの新しいマトリックスは、第２のマクロサイクル
の間、処理される。

【０１１３】こうして、この計算は、ｎ個のベクトルＸ
ＢがマトリックスＡＲの全体と共に処理される間のｍマ
クロサイクルの連続を要求する。次に、図２２〜図２４
を参照して本発明によるベクトルの処理回路のデータベ
ースの２つの関係の比較の手順を組み込むための実施例
について説明する。１つのデータベースは、単に関係の
集合、例えば、１つの関係がタップルの１つの集合、例
えば、異なる複数の生徒から構成される生徒と先生とレ
ッスンとからなる関係の集合に過ぎない。また、１つの
タップルは異なる属性、例えば、１つの生徒タップルに
対して、彼の姓、彼のクリスチャンネーム、彼の年、彼
の住所、彼の選択科目等から構成されている。

【０１１４】１つのデータベースにおいてテストによっ
て公式化された質問のほとんどは、１つまたは２つの関
係、即ち、１つまたは２つのタップルに関する基本的な
作用の連続に分割される。常套的には、これらの作用は
以下に示すことからなる。 （ａ）選択、即ち、１つの基準の選択 （ｂ）接合、即ち、属性の検出あるいは４つのタップル
を越えた属性の機能 （ｃ）和集合、共通集合、および差集合などの集合に関
する作用 （ｄ）投影、即ち、同じ属性における投影あるいはダブ
レットの抑圧 （ｅ）ソート これらの作用のすべて、例えば、選択は、１つの集合の
すべての要素と他の集合のすべての要素との比較によっ
て実行される。ここでは、２つの集合の比較を扱うこと
とする。提出された質問によって、比較の結果の解析が
異なる。

【０１１５】１つのデータベースにおける関係のサイズ
は、数１０のタップルから数１００万のタップルにまで
変更することができる。これにより、２つの集合の間の
比較の作用は、非常に高価な、特に、時間において、高
価な作用であり、１つの直接的な方法によって１０００
の要素を有する２つの集合を比較することが分かるであ
ろう。１００万の比較を準備することは必要である。

【０１１６】現在では、２つの集合を比較する、即ち、
直接的にソートしたり、チョッピングしたりするための
３つのタイプのアルゴリズムが存在する。チョッピング
方法の本質的な部分は、チョッピング関数の値によって
索引された異なるばらばらな部分集合の中にあるタップ
ルの分割を得るために、それぞれのタップルの属性の値
に対する同じランダムな関数を適用することである。こ
れにより、異なる索引の２つのパケットの間には、どん
な接合タップルも存在しない。チョッピング位相の後に
は、同じ索引を有するパケットを接合することのみが残
っている。

【０１１７】この後者の方法は、比較の数を削減し、い
くつかの同様な独立した作用に１つの作用を分割する。 本発明のベクトルの処理回路は、チョッピング方法によ
く適合した１つのアーキテクチュアを有している。実際
、この方法は、大きなカージナル数の２つの集合の比較
をより小さなカージナル数を有する集合、特に、３０要
素と１００要素との間の集合の比較の連続に変えること
を可能にする。これにより、１つの基本的比較が基本的
プロセッサＰＥによって直接的に、例えば、次の作用の
文脈がロードされている間になされる。

【０１１８】図２２および図２３に示す実施例は、図７
に示す並列表現−並列配置タイプと呼ばれる第２の構成
に対応して１つのアーキテクチュアに一致する。この実
施例は、選択された構成をも前もって判断しない。即ち
、この具体例は、本発明の主旨から逸脱しない範囲で順
次表現（即ち、導入）−並列配置タイプのどんな他の構
成ももちろん可能である。

【０１１９】図２３からわかるように、２次元処理ネッ
トワークの基本的プロセッサＰＥのそれぞれは、”Ｒ×
Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”＜”Ｓ×Ａ”および”Ｒ
×Ａ”と”Ｓ×Ａ”とは属性あるいは属性の部分どちら
かであるかという質問あるいはテストに答えるために、
ディジタルコンパレータ２００を有する。プログラム可
能な制御ユニット２０１は、以下に示すテスト、即ち、
”Ｒ×Ａ”＜”Ｓ×Ａ”、”Ｒ×Ａ”≦”Ｓ×Ａ”、”
Ｒ×Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”≧”Ｓ×Ａ”あるい
は”Ｒ×Ａ”＞”Ｓ×Ａ”の１つに答えることを可能に
する。プログラム可能な制御ユニット２０１は、考慮さ
れたテストに対する正の反応を示す値１の結果ビットを
転送し、逆の場合に、値０の結果ビットを転送する。さ
らに、メモリ２０３は、基本的プロセッサＰＥのそれぞ
れによって転送された中間結果あるいは上述し、定義し
た結果のどちらかを記憶するための準備がされている。 このメモリ２０３は、例えば、図６および図７に示す回
路のメモリ５に同様に組み込まれている。

【０１２０】図２２に示す２次元処理ネットワークＲＥ
を構成する計算ユニット３の基本的プロセッサＰＥのす
べては、同じコントロールに従い、これにより、ＳＩＭ
Ｄタイプの構成に組み込まれており、即ち、単体のプロ
セッサコントロールを有し、このことは、計算ユニット
３の制御部分および基本的プロセッサＰＥのそれぞれの
制御部分を極めて簡単にする。

【０１２１】上述した基本的プロセッサＰＥは、比較的
簡単な構成のため、１０００から２０００の非常に少な
いトランジスタを有し、要求される作用周波数に依存し
、このことは、１つの計算ユニット３当たりおよびそれ
ぞれの回路当たり数１０個の基本的プロセッサＰＥを組
み込むことを可能にする。

【０１２２】次に、属性の２つの集合の比較を図２２〜
図２４を参照して説明する。一般に、どんな作用が２つ
の関係において実行されても、ベクトル集合Ｒのタップ
ルとベクトル集合Ｓのタップルとの合致は、以下に示す
方法で表現される。（Ｒ×Ａ１　　ＯＰ１　　Ｓ×Ａ１
）および／または（Ｒ×Ａ２　　ＯＰ２　　Ｓ×Ａ２）
および／または・・・（Ｒ×Ａｋ　　ＯＰｋ　　Ｓ×Ａ
ｋ）。ここで、Ｒ×Ａｉはベクトル集合Ｒの１つのタッ
プルのｉ番目の属性、Ｓ×Ａｊはベクトル集合Ｓの１つ
のタップルのｊ番目の属性、ｋは作用が使用する属性の
数、ＯＰｊはＦ，＜，＞，Ｊ，＝，≠のタイプの回路を
示す。

【０１２３】２つの属性の間で実行される作用は算術的
であるが、その結果は論理学的である。言換えれば、そ
れは、以下に示すタイプの質問に応答することからなる
、即ち、ベクトル集合Ｒのタップルの属性ｉは、ベクト
ル集合Ｓのタップルの属性ｊより大きいか。そうである
ならば、反応は１であり、そうでないならば、反応は０
である。

【０１２４】２つのタップルの合致の結果は、属性のペ
アから得られる結果の集合に応用されるブール関数のブ
ール値である。２つの関係における１つの作用は、ベク
トル集合Ｒの１つのタップルとベクトル集合Ｓの１つの
タップルから構成されるすべての可能なタップルのペア
にこの作用を応用することからなる。言換えれば、ベク
トル集合Ｓのどんなタップルでもベクトル集合Ｒのすべ
てのタップルに合致しなければならない。

【０１２５】データベース関係において、タップルは、
属性の与えられた数から構成されている。ところが、２
つの関係において実行される１つの作用は、タップルの
すべての属性を必ずしも使用しない。例えば、ベクトル
集合ＲとＳの２つ関係に対して実行される接合作用を考
えてみると、それはブール表現（［Ｒ×Ａ１＜Ｓ×Ａ３
かつＲ×Ａ３＝Ｓ×Ａ４］＝真）を証明するベクトル集
合ＲおよびＳのタップルのペアのすべてを探すことから
構成されている。

【０１２６】ここで示した例においては、ベクトル集合
Ｒのタップルの属性１および３並びにベクトル集合Ｓの
タップルの属性３および４だけが作用において使用され
、その他は考慮されない。１つの属性のサイズ（ビット
数）は、非常に高い。基本的プロセッサＰＥは、例えば
、３２ビットの２つのワードの合致を実行することがで
きると我々は考えている。

【０１２７】属性の長さが３２ビットを越えた時、それ
は一般的なケースであるが、その属性は、３２ビットの
数個のワード、即ち、別々に処理されるワードに分割さ
れる。このチョッピングアップは、何の問題も起こさな
い。実際、３２ビットのｐ個のワードから構成される属
性に対して、［Ｒ×Ａｉ＝Ｓ×Ｂｉ］タイプの質問は、
３２ビットのワード、即ち、Ａｉｊが属性ｉのｊ番目の
ワードを示す場合の［Ｒ×Ａｉ１＝Ｓ×Ｂｉ１かつＲ×
Ａｉ２＝Ｓ×Ｂｉ２かつ・・・Ｒ×Ａｉｐ＝Ｓ×Ｂｉｐ
］のそれぞれにおいて得られる結果のブール関数に分割
される。

【０１２８】回路において、同じ属性の異なるワードは
、属性、即ち、ベクトル成分と同じ方法で得られる。 こうして、もし、属性が３２ビットのｐ個のワードの長
さを有しているならば、ｑ個の属性の１つのタップルは
、ｐ×ｑ個の成分を有する１つのベクトルとして考慮さ
れる。

【０１２９】今、１タップル当たり１つの属性を用いる
１つの作用について考える。構成されるタップルのそれ
ぞれのペアに対して提出される質問あるいはテストは、
［Ｒ×Ａｉ＝Ｓ×Ｂｊ］タイプのペアである。ここで、
制限のない例として、以下に示すものを考えてみる。３
２×ｐビットに等しい属性のサイズ、ｎ×ｑ個の属性の
部分集合サイズ、即ち、ｎ×ｑ個のタップル（１属性／
タップル）、ｎ×ｐクロックサイクルからなる１マイク
ロサイクル、ｎ×ｐ×ｑクロックサイクル、即ち、ｑマ
イクロサイクルからなる１マクロサイクル。

【０１３０】ベクトル集合Ｓの記憶ユニット２のメモリ
の奥行は、３２ビットのｐワードに等しく、従って、そ
れぞれの列に１つの属性を記憶することを可能にする。 １マイクロサイクルは、ｐクロックサイクルのｎ個の相
に分割される。ｐサイクルの１つの相において、ベクト
ル集合Ｓのｎ個のタップルとベクトル集合Ｒのｑ個のタ
ップルとの合致が実行される。属性ＡおよびＢは、３２
ビットのｐ個のワード、Ａ１，Ａ２，・・・，Ａｐおよ
びＢ１，Ｂ２，・・・，Ｂｐに分割される。従って、質
問”Ａ＝Ｂ”は、”Ａ１＝Ｂ１”と”Ａ２＝Ｂ２”と・
・・”Ａｐ＝Ｂｐ”とになる。従って、質問”Ａ＝Ｂ”
に対する応答を得るためには、ｐサイクルの間に上述し
た分割された質問に対する部分的な応答のすべての間の
論理的な「和」を実行することで充分である。これらの
「論理和」は、図２４に示すように、１つの組換えユニ
ットをプログラミングすることによるその繰返しによっ
て達成される。一旦、ｐサイクルの相が経過すると、そ
の結果は、図示せぬデータベース管理システムによって
処理されるために、外部に出力される。

【０１３１】ここで、ｎ×ｑ個のタップルの２つの部分
集合の合致は、１つのマクロサイクルの間保持される。 図２２および図２３に示す本発明の回路のアーキテクチ
ュアの大きな利点の１つは、以下に示す処理を行うこと
ができることである。 （１）あらゆる次元のタップル：もし作用が１つのタッ
プルのｋ個の属性を使用するならば、ｋマクロサイクル
が要求される。 （２）あらゆる長さの属性：実際、もし属性が３２×ｐ
ビットより長いならば、３２×ｐビットのｍ個のパケッ
トにそれぞれの属性を分割することで充分である。属性
の２つの集合の比較は、ｍマクロサイクル続く。これら
の場合、それぞれのマクロサイクルで得られる部分的な
結果は、組換えユニットをプログラミングすることによ
って再び入力されなければならない。この点は、データ
ベースの文脈において回路に必須のフレキシビリティを
与えるために、極めて重要である。

【０１３２】図２２および図２３に示す提案されたアー
キテクチュアは、（２ｎ＋２√ｎ）に等しい本発明の回
路に集積されたメモリサイズを有するｎ個の要素の２つ
の集合を比較することを特に可能とする。従来の集積さ
れたメモリの解決手法においては、メモリのサイズは、
単に２ｎである。本発明のベクトルの処理回路において
は、付加的な記憶コストが必要であるが、この付加的な
記憶コストは、比較および並列に実行されるべき次の比
較の要素のロードを可能とする。同じ技術において従来
の解決手法に比べて処理レートにおける２つの利点があ
る。実際、従来の解決手法においては、２つの集合を比
較するための作用は、２つのステップを実行する。即ち
、比較すべき２つの集合のロードと比較を適宜伝達する
。

【０１３３】１つのデータベースのベクトルまたはタッ
プルを示すディジタル信号を処理するシステムへの本発
明のベクトル処理回路の応用を図２５を参照して説明す
る。このような回路は、さらに大きなサイズのベクトル
またはタップルの集合の処理が計画された場合、簡単に
数個の回路をカスケード接続することを可能にするよう
な本発明のベクトル処理回路の有利な特性から得られる
。今の場合、メモリからデータを読み出す装置の数は、
常に最小値である。本発明のベクトル処理回路がｎサイ
ズの集合を処理することが可能であると仮定すると、例
えば、２ｎサイズの集合を処理するためには、実際には
、２つの回路をカスケード接続すれば充分である。さら
に一般的に、システムは、並列に接続された回路Ｃ１な
いしＣｋを有する。しかし、これらの回路は、後述する
ように、カスケードで作用する。それぞれの回路は、ワ
ーキングメモリ１０および仮想メモリ１１のレベルでそ
れぞれ空間的合致データベクトルＲｋの集合Ｒの分割Ｒ
’１，Ｒ’２，・・・，Ｒｋ’を入力する。一方、ワー
キングメモリ２０および仮想メモリ２１は、並行して入
力データベクトルＳを入力する。このことは、同じ処理
時間に対してビットレートの変調なしに処理される空間
的合致データタップルの集合のカージナル数を増加させ
る。もちろん、空間的合致データタップルの集合のカー
ジナル数は、分割Ｒ’１ないしＲｋ’のそれぞれのカー
ジナル数の和に等しい。

【０１３４】図２５に示すように、要求された回路の数
がカスケード接続されるならば、上述した作用モードは
、どんなサイズの集合にも一般化される。一方、従来の
集積されたメモリの解決手法においては、メインメモリ
内の集合の１つから要素を数回に読み出す必要があるた
めに、その機能は、受入れがたく、低下するであろう。

【０１３５】本発明のベクトル処理方法を使用すること
により、この種の回路の構成は、４×３２ビットの属性
サイズを有する３２個のタップルのパケットあるいは２
×３２ビットの属性サイズを有する６４個のタップルの
パケットのサイズを８０ｎｓｅｃのクロックサイクルで
処理することを可能にするＣＭＯＳの１．２ｍｍ技術の
回路に組み込むことが可能である。

【０１３６】ここで、本発明のベクトルの処理回路の機
能を既に存在する異なるプロセッサの機能と比較する。 ４バイトの１０００要素の２つの集合についての接合を
仮定すると、８Ｍｉｐｓの処理レートを有するＶＡＸ７
５０／１１タイプのプロセッサは、１．１ｓｅｃに上述
した接合を実行する。２０Ｍｉｐｓのパワープロセッサ
に関して、１つの比較作用について０．４４ｓｅｃの処
理時間が要求される。ＲＡＰＩＤタイプのコプロセッサ
は、１２０ｍｓｅｃの１サイクルタイムに、従って、８
０ｎｓｅｃのサイクルタイムでは３．４４ｍｓｅｃにま
でなる１つの比較作用を達成することができる。

【０１３７】上述した結果に対して、本発明のベクトル
の処理回路は、そのアーキテクチュアおよび計算配列に
おいて、上述した比較作用の実行時間として０．３２ｍ
ｓｅｃの実行時間を要求する。従って、本発明のベクト
ルの処理回路は、２０Ｍｉｐｓの計算パワープロセッサ
に関しては約１００のゲインが、ＲＡＰＩＤタイプのコ
プロセッサに関しては１０のゲインがある。ところで、
この結果、即ち、ＲＡＰＩＤタイプのコプロセッサおよ
び提案されたアーキテクチュアにおける量は、上述した
初期のチョッピング位相を入れていないため、手加減さ
れるべきである。しかし、２０Ｍｉｐｓの計算パワープ
ロセッサに対する本発明のベクトル処理回路の加算は、
２０の因子によるデータベース応用の間、その全体の機
能を改善するであろう。

【０１３８】以上説明した本発明の実施例によるベクト
ルの処理方法および処理回路は、ベクトル計算、マトリ
ックス計算およびそのようなデータの時間的な再利用の
導入を可能にする秩序あるいは静止性の最小値を有する
データが用いられるデータベースなどの大きなデータ構
造を用いるすべての応用に用いることができる。

【０１３９】

【発明の効果】以上説明したように、本発明によれば、
プロセッサおよびＲＡＭの今日の技術水準を利用してベ
クトル計算、マトリックス計算などの大きなデータ構造
を有する計算を安価かつ簡単な構成で実現することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるベクトルの処理方法を
適用した回路の構成を示すブロック図である。

【図２】図１の回路の動作を説明するための図である。

【図３】図１の回路の動作を説明するための図である。

【図４】ベクトル集合Ｒのベクトルとベクトル集合Ｓの
ベクトルの合致の手順を説明するための図である。

【図５】ベクトル集合Ｒのベクトルとベクトル集合Ｓの
ベクトルの合致の手順を説明するための図である。

【図６】本発明の一実施例によるベクトルの処理方法を
適用した順次表現−並列配置タイプの回路の構成を示す
ブロック図である。

【図７】本発明の一実施例によるベクトルの処理方法を
適用した並列表現−並列配置タイプの回路の構成を示す
ブロック図である。

【図８】図１の回路におけるメモリの平衡の概念を説明
するための図である。

【図９】本発明の一実施例によるベクトルの処理方法を
あらゆるサイズのベクトル集合にも適用する概念を説明
するための図である。

【図１０】本発明の一実施例によるベクトルの処理方法
をあらゆる次元のベクトルにも適用する概念を説明する
ための図である。

【図１１】パラレルで作動する演算子から構成される複
数の２次元処理ネットワークを用いた本発明の一実施例
によるベクトルの処理方法の概念を説明するための図で
ある。

【図１２】カスケードで作動する演算子から構成される
複数の２次元処理ネットワークを用いた本発明の一実施
例によるベクトルの処理方法の概念を説明するための図
である。

【図１３】あらゆる異なるカージナル数を有したベクト
ルまたはタップルのベクトル集合ＲおよびＳを処理する
ためのフローチャートである。

【図１４】本発明の一実施例によるマトリックス−ベク
トル積タイプのベクトルの処理回路の構成の一部を示す
ブロック図である。

【図１５】本発明の一実施例によるマトリックス−ベク
トル積タイプのベクトルの処理回路の構成の一部を示す
ブロック図である。

【図１６】図１４および図１５の回路の動作を説明する
ための図である。

【図１７】非常に大きなサイズの正方マトリックスの場
合のマトリックス−ベクトル積タイプの本発明によるベ
クトルの処理回路の他の実施例を説明するための図であ
る。

【図１８】非常に大きなサイズの正方マトリックスの場
合のマトリックス−ベクトル積タイプの本発明によるベ
クトルの処理回路の他の実施例を説明するための図であ
る。

【図１９】非常に大きなサイズの正方マトリックスの場
合のマトリックス−ベクトル積タイプの本発明によるベ
クトルの処理回路の他の実施例を説明するための図であ
る。

【図２０】少なくとも１つの大きな次元を有する１つの
直交マトリックスの場合のマトリックス−ベクトル積タ
イプの本発明によるベクトルの処理回路の他の実施例を
説明するための図である。

【図２１】少なくとも１つの大きな次元を有する１つの
直交マトリックスの場合のマトリックス−ベクトル積タ
イプの本発明によるベクトルの処理回路の他の実施例を
説明するための図である。

【図２２】１つのデータベースの多数の属性のタップル
を処理する本発明の一実施例によるベクトルの処理回路
の構成を示すブロック図である。

【図２３】図２２の回路の基本的プロセッサの構成を示
すブロック図である。

【図２４】図２３の基本的プロセッサの作用モードを説
明するための図である。

【図２５】本発明によるベクトルの処理回路を複数用い
たディジタルデータ処理システムの構成を示すブロック
図である。

【符号の説明】

１　　　　　　第１の記憶ユニット ２　　　　　　第２の記憶ユニット ３　　　　　　計算ユニット ４　　　　　　大容量メモリ １０，２０　　ワーキングメモリ １１，２１　　仮想メモリ Ｃ　　　　　　ベクトルの処理回路 ＣＭ　　　　記憶セル ＣＴ　　　　処理セル ＰＥ　　　　基本的プロセッサ

Claims (21)

【特許請求の範囲】
1. 【請求項１】　　第１のベクトル集合Ｒの成分｛ｘｋｉ
   ｝を有するベクトルＸｉのペアと第２のベクトル集合Ｓ
   の成分｛ｙｋｉ｝を有するベクトルＹｉのペアの間で実
   行され、同次数の成分ｋ｛ｘｋｉ｝；｛ｙｋｉ｝を寄せ
   集めるために合致される前記ベクトルＸｉと前記ベクト
   ルＹｉとのペアを生じさせることと、前記同次数の成分
   ｋ｛ｘｋｉ｝；｛ｙｋｉ｝の計算を実行することとから
   なり、同次元ｐを有するベクトルまたはタップルを示す
   ディジタル信号を処理するベクトルの処理方法であって
   、前記ベクトルＸｉまたは前記成分｛ｘｋｉ｝、あるい
   は、前記ベクトルＸｉの配列または前記成分｛ｘｋｉ｝
   の配列のいずれかによって構成された空間的合致データ
   ベクトルＲｋの時間的な連続に対応した空間的合致デー
   タの特性が前記第１のベクトル集合Ｒに属するとし、前
   記第２のベクトル集合Ｓの少なくとも１つの前記ベクト
   ルＹｉあるいは前記ベクトルＹｉに対応する前記成分｛
   ｙｋｉ｝のいずれかによって構成された入力データの特
   性が前記第２のベクトル集合Ｓに属するとし、そのｘ次
   元に前記空間的合致データベクトルＲｋの時間的な連続
   が割り当てられ、そのｙ次元に前記入力データが割り当
   てられ、前記成分｛ｘｋｉ｝と前記成分｛ｙｋｉ｝とを
   それぞれ処理するための処理セルＣＴの２次元処理ネッ
   トワークＲＥとして構成された並列処理を用いて前記入
   力データと前記空間的合致データとの空間的および時間
   的合致を生じさせることを特徴とするベクトルの処理方
   法。
2. 【請求項２】　　前記入力データは、ｎ個のベクトルＹ
   ｉ（ｉ＝１〜ｎ）から構成され、前記処理セルＣＴの２
   次元処理ネットワークＲＥの前記ｙ次元は、入力データ
   ベクトルを構成する前記成分｛ｙｋｉ｝に割り当てられ
   、前記処理セルＣＴの２次元処理ネットワークＲＥは、
   前記ｙ次元に対応したｎ個の処理セルＣＴを有すること
   を特徴とする請求項１記載のベクトルの処理方法。
3. 【請求項３】　　前記空間的合致データベクトルＲｋの
   それぞれは、ｐ次元のベクトルＸｉから構成され、前記
   処理セルＣＴの２次元処理ネットワークＲＥの前記ｘ次
   元は、前記空間的合致データベクトルＲｋを構成する前
   記成分｛ｘｋｉ｝に割り当てられ、前記処理セルＣＴの
   ２次元処理ネットワークＲＥは、前記ｘ次元に対応した
   ｐ個の処理セルＣＴを有することを特徴とする請求項１
   記載のベクトルの処理方法。
4. 【請求項４】　　前記空間的合致データベクトルＲｋの
   それぞれは、ｑ個のベクトルＸｉ（ｉ＝１〜ｑ）の成分
   ｛ｘｋｉ｝の配列から構成され、前記空間的合致データ
   ベクトルＲｋの時間的な連続は、前記ベクトルＸｉの対
   応する成分｛ｘｋｉ｝から構成され、前記処理セルＣＴ
   の２次元処理ネットワークＲＥは、前記ｘ次元に対応し
   たｑ個の処理セルＣＴを有することを特徴とする請求項
   １記載のベクトルの処理方法。
5. 【請求項５】　　前記処理セルＣＴの２次元処理ネット
   ワークＲＥは、ｐ行ｎ列に配列されたｎ×ｐ個の処理セ
   ルＣＴを有し、前記ベクトルＸｉと前記ベクトルＹｉと
   の間の前記合致は、前記処理セルＣＴの１つの列におい
   て処理され、前記処理セルＣＴのそれぞれは、中間的な
   処理結果を直ちに同じ列のさらに高次の処理セルＣＴに
   転送し、それぞれの列のｐ次の処理セルＣＴは、ベクト
   ルＸｉとＹｉとの与えられたペアに対して最終的な処理
   結果を転送することを特徴とする請求項３記載のベクト
   ルの処理方法。
6. 【請求項６】　　前記処理セルＣＴの２次元処理ネット
   ワークＲＥは、ｑ行ｎ列に配列されたｎ×ｑ個の処理セ
   ルＣＴを有し、前記ベクトルＸｉと前記ベクトルＹｉと
   の間の前記合致は、ｐ個の対応する成分｛ｘｋｉ｝と｛
   ｙｋｉ｝とを処理することにより、１つの処理セルＣＴ
   のレベルで局所的に処理されることを特徴とする請求項
   ４記載のベクトルの処理方法。
7. 【請求項７】　　どの次元のマクロベクトルの間におい
   ても合致を生じさせるために、前記マクロベクトルのｐ
   次元の分割ベクトルの間の複数の合致を実行することと
   、どんなベクトルも前記分割に起因し、任意の値の成分
   によって完結されているｐ次元以下の次元を有すること
   とからなることを特徴とする請求項１記載のベクトルの
   処理方法。
8. 【請求項８】　　ある連続的な手順においてどんなカー
   ジナル数の前記第１のベクトル集合Ｒと前記第２のベク
   トル集合Ｓとの間においても合致を生じさせるために、
   前記第１のベクトル集合Ｒおよび前記第２のベクトル集
   合Ｓを独立して記憶する第１のステップと、それぞれ同
   じカージナル数を有する前記第１のベクトル集合Ｒの部
   分集合Ｒｖと前記第２のベクトル集合Ｓの部分集合Ｓｕ
   とを記憶する第２のステップと、前記処理セルＣＴの２
   次元処理ネットワークＲＥに直接接続された前記第２の
   ベクトル集合Ｓの２次の部分集合であって、前記部分集
   合Ｓｕの部分集合である部分集合Ｓｕｂと前記部分集合
   Ｒｖとをワーキングメモリに記憶する第３のステップと
   、１マイクロサイクルの間に前記部分集合ＲｖおよびＳ
   ｕｂの空間的および時間的合致をする第４のステップと
   、前記部分集合Ｓｕｂより高い階層の部分集合Ｓｕｂ＋
   １をマイクロサイクルの間に同時に仮想メモリに記憶す
   る第５のステップと、１マイクロサイクルの間に前記第
   ２のベクトル集合Ｓの２次の部分集合Ｓｕｂのすべてに
   対して前記第３ないし第５のステップを繰返し、部分集
   合Ｒｖ＋１を同時に仮想メモリに記憶する第６のステッ
   プと、マクロサイクルの連続において前記第２のベクト
   ル集合Ｓの部分集合Ｓｕのすべてに対して前記第２ない
   し第６のステップを繰返す第７のステップと、すべての
   前記第１のベクトル集合Ｒおよび前記第２のベクトル集
   合Ｓの合致を得る前記第１のベクトル集合Ｒの部分集合
   Ｒｖのすべてに対する前記第２ないし第７のステップを
   繰返す第８のステップとからなることを特徴とする請求
   項１記載のベクトルの処理方法。
9. 【請求項９】　　第１のベクトル集合Ｒの成分｛ｘｋｉ
   ｝を有するベクトルＸｉのペアと第２のベクトル集合Ｓ
   の成分｛ｙｋｉ｝を有するベクトルＹｉのペアの間で実
   行され、同次数の成分ｋ｛ｘｋｉ｝；｛ｙｋｉ｝を寄せ
   集めるために合致される前記ベクトルＸｉと前記ベクト
   ルＹｉとのペアを生じさせることと、前記同次数の成分
   ｋ｛ｘｋｉ｝；｛ｙｋｉ｝の計算を実行することとから
   なり、同次元ｐを有するベクトルまたはタップルを示す
   ディジタル信号を処理するベクトルの処理回路であって
   、前記ベクトルＸｉまたは前記成分｛ｘｋｉ｝、あるい
   は、前記ベクトルＸｉの配列または前記成分｛ｘｋｉ｝
   の配列のいずれかによって構成された空間的合致データ
   ベクトルＲｋの時間的な連続として読み出され得る空間
   的合致データの形で前記第１のベクトル集合Ｒを記憶す
   る第１の記憶手段と、前記第２のベクトル集合Ｓの少な
   くとも１つの前記ベクトルＹｉあるいは前記ベクトルＹ
   ｉに対応する前記成分｛ｙｋｉ｝のいずれかによって構
   成された入力データの形で前記第２のベクトル集合Ｓを
   記憶する第２の記憶手段と、そのｘ次元に前記空間的合
   致データベクトルＲｋの時間的な連続が割り当てられ、
   そのｙ次元に前記入力データが割り当てられ、前記成分
   ｛ｘｋｉ｝と前記成分｛ｙｋｉ｝とをそれぞれ処理する
   ための処理セルＣＴの２次元処理ネットワークＲＥとし
   て構成され、並列処理を用いて前記入力データと前記空
   間的合致データとの空間的および時間的合致を生じさせ
   る計算手段とを具備することを特徴とするベクトルの処
   理回路。
10. 【請求項１０】　　前記第１および第２の記憶手段はそ
    れぞれ、対応するベクトルの部分集合が処理の間記憶さ
    れ、前記対応するデータが割り当てられた次元に応じた
    前記２次元処理ネットワークＲＥの処理セルＣＴに並列
    接続により直接接続されるワーキングメモリと、一端が
    大容量メモリに、他端が前記ワーキングメモリにそれぞ
    れ接続され、対応するベクトルの前記部分集合の処理の
    間、さらに高次の対応するベクトルの部分集合に対する
    前記ワーキングメモリの補助メモリとして作動する仮想
    メモリとから構成されることを特徴とする請求項９記載
    のベクトルの処理回路。
11. 【請求項１１】　　前記計算手段を構成する前記２次元
    処理ネットワークＲＥは、処理セルを構成する複数の基
    本的プロセッサを有し、前記第１のベクトル集合Ｒの複
    数のベクトルと前記第２のベクトル集合Ｓの複数のベク
    トルとの合致を確実にする方形のエリアとして構成され
    ていることを特徴とする請求項９記載のベクトルの処理
    回路。
12. 【請求項１２】　　前記第２のベクトル集合Ｓの１つの
    ベクトル集合が記憶される前記ワーキングメモリは、ｎ
    個の前記ベクトルＹｉを記憶するｎ個の列と、それぞれ
    が前記入力データを構成するｎ個の前記成分｛ｙｋｉ｝
    を有するラインとを有し、それぞれが１つの列に記憶さ
    れる前記ベクトルＹｉの成分｛ｙｋｉ｝を行列アドレッ
    シングを用いて記憶セルに記憶するために構成されてい
    ることを特徴とする請求項９記載のベクトルの処理回路
    。
13. 【請求項１３】　　前記仮想メモリあるいは前記第１の
    ベクトル集合Ｒの記憶セルの数におけるサイズＴｒは、
    ＮＰＥが２次元処理ネットワークＲＥを構成する基本的
    プロセッサＰＥの数を示し、ｐがベクトルの次元を示し
    、Ｎｙが１クロックサイクル当たりのベクトルの成分の
    数におけるメモリの記憶レートを示すとした時の式（Ｔ
    ｒ＝ＮＰＥ×ｐ／Ｎｙ）を満たすことを特徴とする請求
    項１２記載のベクトルの処理回路。
14. 【請求項１４】　　順次表現−並列配置タイプの第１の
    構成において、前記２次元処理ネットワークは、ｐ行ｎ
    列に配列されたｎ×ｐ個の基本的プロセッサを具備し、
    前記ワーキングメモリの第１の行のそれぞれの記憶セル
    は、前記処理セルのすべておよびバスを介して対応する
    前記基本的プロセッサにそれぞれ接続され、前記ワーキ
    ングメモリは、行列アドレッシングを用いてその１つの
    列の前記記憶セルのそれぞれに、前記空間的合致データ
    ベクトルと１対１に対応する前記ベクトルＸｉの成分｛
    ｘｋｉ｝を記憶するために構成され、前記ワーキングメ
    モリの第１の列のそれぞれの記憶セルは、前記処理セル
    のすべておよびバスを介して対応する前記基本的プロセ
    ッサにそれぞれ接続することを特徴とする請求項１２記
    載のベクトルの処理回路。
15. 【請求項１５】　　前記ワーキングメモリは、ｎ×ｐ個
    のベクトルＸｉを記憶するｎ×ｐ個の記憶セル列を有す
    ることを特徴とする請求項１４記載のベクトルの処理回
    路。
16. 【請求項１６】　　並列表現−並列配置タイプの第２の
    構成において、前記２次元処理ネットワークは、ｑ行ｎ
    列に配列されたｎ×ｑ個の基本的プロセッサを具備し、
    それぞれがｑ個の隣接した行に記憶されたｑ個のベクト
    ルの同じｋ次の成分｛ｘｋｉ｝から構成されている前記
    空間的合致データベクトルが記憶される前記ワーキング
    メモリは、行列アドレッシングを用いてその１つの列の
    前記記憶セルのそれぞれに、それぞれの行がｎ個のベク
    トルからなる対応する前記ベクトルＸｉの成分｛ｘｋｉ
    ｝を記憶するために構成されていることを特徴とする請
    求項１２記載のベクトルの処理回路。
17. 【請求項１７】　　ｎ２次元のマトリックスＡおよびｎ
    次元のベクトルＸに対するマトリックス−ベクトル積タ
    イプの処理を達成するために、前記計算手段は、１つの
    演算子を構成する１つの乗算器および１つの加算器から
    なるｎ個の処理セルを有する１つの列を有し、前記ベク
    トルの成分ｘｊ（ｊ＝１〜ｎ）が順次入力され、マトリ
    ックスＡの係数ａｉｊ（ｉ，ｊ＝１〜ｎ）が前記記憶手
    段のワーキングメモリのそれぞれの仮想メモリにロード
    される前記処理セルの１つのネットワークから構成され
    ていることを特徴とする請求項９記載のベクトルの処理
    回路。
18. 【請求項１８】　　Ｎ≫ｎであり、Ｎ＝Ｋ×ｎである場
    合のＮ２次元のマトリックスＡおよびＮ次元のベクトル
    Ｘのマトリックス−ベクトル積タイプの処理に関して、
    前記計算手段は、並列に作動するカスケード接続された
    Ｋ個の演算子を有し、前記ベクトルＸがＫ個の等しい部
    分あるいはｎ次元のサブベクトルＸ（１），Ｘ（２），
    ・・・，Ｘ（ｊ），・・・，Ｘ（Ｋ）に分解され、前記
    マトリックスがｎ２次元のＫ２個のサブマトリックスＡ
    （ｉ，ｊ）（ｉ，ｊ＝１〜Ｋ）に分解され、積の結果ベ
    クトルＹがＡ（ｉ，ｊ）×Ｘ（ｊ）がｎ２次元のサブマ
    トリックスＡ（ｉ，ｊ）とｎ次元のサブベクトルＸ（ｊ
    ）との積を示子、Ｙ（ｉ）が結果ベクトルＹのｎ次元の
    １番めの部分あるいはサブベクトルを示す場合の数式１
    の形で得られる 【数１】 ことを特徴とする請求項１７記載のベクトルの処理回路
    。
19. 【請求項１９】　　Ｎ＝Ｋ×ｎであり、Ｍ＝ｍ×ｎであ
    る場合のＮ×Ｍ次元のマトリックスＡＲとＭ次元のベク
    トルＸＢのマトリックス−ベクトル積タイプの処理に関
    して、前記計算手段は、並列に作動するカスケード接続
    されたＫ個の演算子を有し、前記ベクトルＸＢがｍ個の
    部分あるいはｎ次元のサブベクトルＸＢ（１），ＸＢ（
    ２），・・・，ＸＢ（ｎ）に分解され、マトリックスＡ
    Ｒがｎ２次元のＫ×ｍ個のサブマトリックスＡ（ｉ，ｊ
    ）（ｉ＝１〜Ｋ，ｊ＝１〜ｍ）に分解されることを特徴
    とする請求項１７記載のベクトルの処理回路。
20. 【請求項２０】　　１つのデータベースの、複数の属性
    から構成されるタップルの集合からなる２つの関係の比
    較の手順を準備するために、前記比較は、１つのチョッ
    ピング手順に従って実行され、大きなカージナル数の２
    つの集合の比較は、より小さなカージナル数の集合の基
    本的な比較の連続に変えられ、それぞれの処理セルは、
    基本的な計算手順を実行するために、前記計算手段を構
    成し、計算手段は、１つの基本的な比較を実行するため
    に、”Ｒ×Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”＜”Ｓ×Ａ”
    および”Ｒ×Ａ”と”Ｓ×Ａ”とは属性あるいは属性の
    部分どちらかであるかというテストに応答するディジタ
    ルコンパレータと、”Ｒ×Ａ”＜”Ｓ×Ａ”、”Ｒ×Ａ
    ”≦”Ｓ×Ａ”、”Ｒ×Ａ”＝”Ｓ×Ａ”、”Ｒ×Ａ”
    ≧”Ｓ×Ａ”あるいは”Ｒ×Ａ”＞”Ｓ×Ａ”の１つに
    応答し、考慮されたテストに対して正の応答をする場合
    には値１の結果ビットを転送し、逆の場合には値０の結
    果ビットを転送するプログラム可能な制御ユニットと、
    １つの前の中間的な結果と共に、検討されたに関する前
    記プログラム可能な制御ユニットから転送された前記結
    果ビットを再結合するプログラム可能なユニットとから
    なる１つの基本的プロセッサによって構成されているこ
    とを特徴とする請求項９記載のベクトルの処理回路。
21. 【請求項２１】　　同じ処理時間に対してビットレート
    の変調なしに処理される空間的合致データタップルの集
    合のカージナル数を増加させて並行して前記入力データ
    ベクトルＳを入力する前記ワーキングメモリおよび前記
    仮想メモリのレベルでそれぞれ前記空間的合致データベ
    クトルＲｋの集合Ｒの分割Ｒ’１，Ｒ’２，・・・，Ｒ
    ｋ’を入力する並列に接続された複数の回路からなる１
    つデータベースのベクトルまたはタップルを示すディジ
    タル信号を処理するシステムへ応用することを特徴とす
    る請求項９ないし請求項２０記載のベクトルの処理回路
    。