JPH01197691A

JPH01197691A - 計時装置

Info

Publication number: JPH01197691A
Application number: JP2251588A
Authority: JP
Inventors: Seiji Uchino; 政治内野
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1988-02-02
Filing date: 1988-02-02
Publication date: 1989-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は第１に、パルスの発生した時刻を精密に測定で
きる計時装置を提供する。詳しく述べれば、Ｇ　Ｐ　Ｓ
　（Ｇｌｏｂａｌ　Ｐｏｓｉｔｉｏｎｉｎｇ　Ｓｙｓｔ
ｅｍ）衛星の発射するスペクトラム拡散されたエポック
パルスを受信器で受信して、このエポックパルスを再生
し、その受信時刻を精密に測定できるようにした計時装
置に関する。

本発明は第２に、時刻を精密に測定することにより、受
信器の位置を算出できるようにした測位装置も提供する
。すなわち、第１のＧＰＳ衛星のエポックパルスの受信
時刻をＬｌ＋第２のＧＰＳ衛星のエポックパルスの受信
時刻をＬ　ｔ＋・・・・・・とし、それぞれの受信時刻
のＧＰＳ衛星の位置（軌道）ベクトルをＳ、（ｔ）、Ｓ
！（ｔ）、・・・・・・・・・とし、それぞれのエポッ
クパルスの発射時刻をＬｌ’＋　　Ｌ！’＋・・・・・
・とすると、受信器の位置ベクトルＵは、次のようにな
る。

Ｕ−ｆ　（Ｓ＋＋Ｓｚ＋−、ｉｔ＋−ｔ＋’＋ｔｚ−Ｌ
ｘｏ−）　−（１）したがって、本発明の装置を内蔵し
たＧＰＳ受信器は地球上の位置の測量、測位装置として
使用できる。

〔従来の技術〕

従来の、この種の測量・測位技術は例えば、日本測地学
会編著ｒＧＰＳ−人工衛星による精密測位システム」　
（社団法人日本測量協会、工９８６年１１月発行）に開
示されている。

従来、パルスの発生時刻を測定するには、高速クロック
（周波数ｆｃＨｚ）により駆動されるカウンタと被測定
パルス（以下、被測パルスという）のエツジによって該
カウンタの内容（Ｑ、−Ｑ、）がロードされるラッチ回
路とから構成されたユニバーサルカウンタ等が使用され
ていた。

第１１図（ａ）に、以上述べた従来技術の構成図を示す
。

被測パルスのエツジは、高速クロック（周波数ｒｃｌ（
ｚ）によって駆動され、１／ｆｃ秒ごとにインクリメン
トされるカウンタ８の出力Ｑ。−Ｑ、を入力とするラッ
チ回路９のロード入力端子Ｌｄに印加される。すなわち
、この被測パルスのエツジのある瞬間における状態が、
ラッチ回路９にロードされるのである。このロードされ
た該カウンタ８の出力Ｑｏ−Ｑ、は、パルスの発生時刻
ｔ、において、次のように表わすことができる。

Ｌ　Ｒ＝　ｔ　ｏ＋Σ　２’　　・Ｑ　、　／　ｆｃ　
　−−−−−（２）ここで、Ｌｏは時間に無関係なオフ
セット量であって、カウンタ８をリセットした時刻と被
測パルスの遅延時間等によって定まる。

第１１図（ハ）は、第１１図（ａ）に示す従来技術の構
成図におけるカウンタ８の状態、高速クロック、被測パ
ルス及びラッチ回路９にラッチ（保持）されたデータな
どの相関関係についてのタイミングチャートを示したも
のである。

〔発明が解決しようとする課題〕

以上、述べた従来技術では、（１）　　測定の分解能を上げようとすると、高速クロ
ックの周波数ｆｃＨｚを高くしなければならず、（２）
一方、カウンタ等のゲート素子の速度限界により高速ク
ロックの周波数を１００ＭＨｚすなわち、時刻の分解能
は１０ｎｓｅｃ程度に抑えられていた。

（３）　　また、長時間の測定においては、カウンタを
カスケード接続し、その桁数Ｍを増やさなければならな
いが、しかし、該桁数Ｍの増加にともないキャリニ（次
の桁のカウンタに送る桁上げ）の遅延のために高速クロ
ックの周波数ｆｃＨｚの上限をさらに小さくする必要が
あった。例えば、４段のバイナリ−カウンタの場合、Ｌ
ＳＴＴＬ　Ｃ大規模トランジスタトランジスタ論理回路
）では、このキャリーの遅延が１０ｎｓｅｃ位あった。

したがって、前記桁数Ｍが１９の４段×５ステージのと
きは、合計５　Ｘ　ＩＯ＝　５０ｎｓｅｃに相当し、そ
の結果、高速クロックの周波数の上限は２０ＭＨｚにな
ってしまうことがあった。

以上、述べた理由により、従来の技術では、時刻分解能
が上昇しないという欠点があった。

〔課題を解決するための手段〕

そこで、この発明では、第１に、被測パルスのエツジと基準となるカウンタクロ
ツタとの間の差（以下、残差パルスという）の時間幅を
精密に測定するために、積分回路（アナログ回路による
積分）を利用する。

第２に、残差パルスは、その発生間隔が広い場合には、
中間の雑音によって精度が悪化されるので、それを避け
るため残差パルスの前後に亘る限られた範囲のみに積分
区間を限定する手段を備える。その積分区間の開始には
遅延される前の被測パルスを利用して制御し、積分区間
の終了には被測パルスを遅延させた信号を利用して制御
する。

第３に、結合コンデンサを介して前記積分回路に残差パ
ルスを被積分信号として供給することとし、残差パルス
のオフセント電圧による積分値の変動を防ぐこととした
。

第４に、積分器（積分回路）の動作範囲が残差パルスの
幅（時間）に比例する直線領域となるように、残差パル
スのパルス幅が適当に広くなるように選ぶ制御手段を置
く。

〔作用〕

以下、前項に記載した〔課題を解決するための手段〕の
順に従って説明していく。

（第１）カウントクロックのエツジと被測パルスのエツ
ジとの間の時間差成分である第４図に示す残差パルスを
作り、これを積分回路で積分し、その積分の結果得られ
た積分電圧をＡＤ変換器でＡＤ変換する。ここで、積分
電圧は、カウントクロックのエツジと被測パルスのエツ
ジとの間の時間差１に比例するので、積分電圧を求める
ことにより前記時間差　ｔｗ算出することができる。し
たがって、分解能は、ＡＤ変換器の分解能にクロック周
期Ｌ／ｒｃを乗じた時間になる。例えば、ＡＤ変換器と
して８ｂｉｔ長の変換器を使用し、クロック周波数を１
０Ｍ１ｌｚとすると、見掛上の分解能Δは、次のように
なる。

Δ−１／　（ｆｃＸ　２”）　”＝　　０．３９ｎｓｅ
ｃ　−−−−（３）（第２）ここで、見掛上の分解能と
したのは、次の理由による。それは、分解能が時間差成
分である残差パルスのＳＮ比で決まるからである。すな
わち、前記積分回路に入力される残差パルスの電力をＳ
　（ｗ）とすると、Ｓ　＝　　ｔｗ　−ＶＦ　”　／（ＲＯＸＴ）　　（Ｗ
）　−−−−（４）ここで、ｊｌｌはカウントクロック
のエツジと被測パルスのエツジとの間の時間差、Ｔは残
差パルスの発生する発生周期、ｖＦは残差パルスの波高
値電圧、Ｒ，は残差パルスの存在するラインの特性イン
ピーダンスの実数部である。

実際の分解能ＡＸは、次のようになる。

Ａ２−Δ”十に−Ｎ／Ｓ　　　−・・−・−・・・・・
−・・・・・−（５）ここで、Δは見掛との分解能、Ｎ
は残差パルスに含まれる雑音電力（ｗ）、Ｓは残差パル
スの電力（Ｗ）である。

したがって、分解能は残差パルスの発生周期Ｔが長くな
ると劣化する。例えば、ＧＰＳ等の用途では、時間差　
ｔ。−０，１ｔｌｓｅｃに対して発生周期Ｔはｌ　ｍ５
ｅｃとなり、これは、見掛上の分解能Δに比べて無視で
きない晴となっているので、本発明においては積分回路
を残差パルスが発生するまで放電状態にしておき、また
残差パルスが到来して時間差　ｔ。を過ぎた後、ＡＤ変
換器によりＡＤ変換する。ＡＤ変換が終了すると、直ち
に積分回路を放電状態とし、実効的に残差パルスの発生
周期Ｔを短かくしている。すなわら、第４図の方法をと
ると、発生局３ｔＩｌＴは、積分回路が動作している（
すなわち、放電状態でない）時間となる。

（第３）残差パルス発生回路から出力される残差パルス
は、通常ＴＴＬなどのロジック回路の出力であり、オフ
セット電圧が存在する。このオフセット電圧はＴＴＬな
どでは０．７ｖ位である。この影響を除くため、積分回
路は結合コンデンサを介して残差パルス発生回路に結合
しである。このような構成とすることにより、結合コン
デンサが積分電圧におよぼす影響は、積分回路の放電状
態でない時間（積分時間）ＴがＡＤ変換時間程度短いた
め無視できるのである。

第３図に積分回路２の一構成実施例を示す。

積分回路２はカウントクロックのエツジと被測パルスの
エツジとの間の時間差（クロックＩＩ）ｔＷの残差パル
スが入力端子２ａに入力されると、積分電圧は、該残差
パルスが入力されてからＬ秒後においで、次のように表
わすことができる。

ｙ　（ｔ）　−Ｋ　＋　　・　４・　（１−ｔ／（ｃ，
−Ｒ））→−■。　　・・−・−・・−・−・−−−−
−一−−−−−−−−−−−−（６）但し、０＜１≦Ｃ
＋−Ｒ，Ｏ＜　　ｔｗ≦Ｃ，・Ｒここで、Ｋ＋は積分電
圧調整用抵抗２Ｂ３で、■。

は積分電圧オフセット調整用電源２８２によりそれぞれ
自由に設定できる定数である。

結合コンデンサ３が積分電圧に及ぼす誤差は、−ｔ／Ｒ
ＣＩ　　−一・−・−・・・・−・−（７）である。こ
こで、ＬはＡＤ変換時間であり、例えば、通常の８ｂｉ
ｔ程度の逐次比較型ＡＤ変換器では２０μｓｅｃ以下で
ある。また、時定数ＲＣ，は、例えば、２０ｓ＋ｓｅｃ
程度とすると、ｔ／ＲＣ，＝　　Ｏ−１％となり、無視
できる。

なお、入力端に結合コンデンサ３があるために残差パル
ス発生回路ｌのリセット状態時における出力電圧（オフ
セット電圧）の変動は、積分電圧に変動を及ぼさない。

また、第３図に示す積分回路２が放電状態にあるときは
放電スイッチ２ＣがＯＮになっており、もし、雑音が入
力されても積分コンデンサ２Ａ１にはこの雑音に起因す
る電荷は蓄積されない。したがって、積分電圧に影響す
る雑音は積分回路２が放電状態にないときに入力される
雑音だけとなる。このため、被測パルスの発生周期が長
時間であるような測定においても分解能は劣化しないの
である。

（第４）さらに、第６図に示すように、残差パルスの幅
を−が０に近ず（と、積分電圧は残差パルス発生回路の
過渡応答に影響し、そのために、該残差パルスの幅　１
ｗに比例しなくなってしまう。

例えば、残差パルスが残差パルス発生回路のセント状態
における定常電圧（残差パルスの波高値電圧）ＶＰに達
するまでの時間を１Ａとし、立ち上がり、立ち下がりと
もに直線的で同じだとすると、前記残差パルスの幅　１
は立ち上がり時点から立ち下がり時点までの時間となる
。

この場合、残差パルスの面積Ｓ（積分回路の出力である
積分電圧に比例する量）は、を−≧ｔＡのときＳ＝Ｖｒ−ｔｗ　　　　　　・・・・・・・−−−（８
）Ｑ＜ｔＨ＜ｔＡのときＳ　＝　Ｖ　Ｐ　・ｔｗ　”　／　ｔ　ａ　　−−−−
−−・（９）となる。

ｔｗくｔＡのときは、Ｓは　ｔ、　２で増加することに
なって、この非直線性が精度を落とす原因となる。

本発明では、第１図に示す残差パルス発生回路１のリセ
ット側に入力されるリセット信号を、残差パルスが残差
パルス発生回路ｌのセット状態における定常電圧■、に
達するまでの時間（波高値電圧に達するまでの時間）ｔ
ａ以上遅延させ、常に残差パルスの幅ｔ８が、その波高
値電圧に達するまでの時間ＬＡ以上となるようになって
いる。

そのため、残差パルスは第６図のグラフ上の直線領域に
あって二乗誤差を生じない。

〔実施例〕

第１図は、本発明に係る計時装置の構成についての第１
の実施例を示す。

第２図は、第１図に示す第１の実施例についてのタイム
チャートを示す。

本実施例では、ラッチ回路９に蓄えられたカウンタ８の
状態ｙ。とＡＤ変換器４の出力ｙｌｌとから被測パルス
の立ち上がりエツジの時刻り、を次式で測定できる計時
装置を提供する。

ｔ　　真＝　　Ｌ　　ｏ　　　七　　（ｙｏ　　　＋ｙ
、　　／Ｎ）　　　−Ｔｃ　　　−−−−−−−（１（
Ｄここで、Ｌｏは時間によって変化しない固定の遅延時
間であり、Ｔｃはカウントクロックの周期である。ｙｏ
はラッチ回路９においてロード信号を検出したときのカ
ウンタ８の状態であり、（Ｍトｌ）段２進ＵＰカウンタ
をカウンタ８として使用したときは、ｙｏ　Ｅ　（０，１，２，−・−−−−−−，２”　’
−１３−−−−−−−０１）であり、ＡＤ変換器４をＢ
ビットの分解能をもったＡＤ変換器とすると、ｙｌｌε（（１，１，２，−−−−−−−、ｚｌ−１）
　　　−−−−−−−−−０２１Ｎ＝２”　　　　　　
　　　・・−−−一−−−−−−−−−・−一−−−−
−−・−・　０■となる。

被測パルスは積分回路２の放電終了端子２ｄへ入力され
、本実施例においては被測パルスの立ち上がりエツジを
積分回路２の放電終了状態、すなわち積分開始とする。

積分回路２は、放電開始端子２ｃに放電開始信号が入力
されるまで積分状態となる。このような積分回路２の一
実施例を第３図に示す。

結合コンデンサ３の一端は、積分抵抗２ＡＯ，積分コン
デンサ２Ａｌ及び積分用アンプ２八２から構成された反
転型積分回路２Ａに接続されている。

なお、積分用アンプ２Ａ２の人力は、仮想グランド、（
接地点）であるから積分抵抗２ＡＯの抵抗値をＲとし、
被積分入力をｖ、（Ｖ）とすると、前記積分コンデンサ
２Ａ１にはＶＰ　／Ｒ（Ａ）の電流が流入するため、積
分用アンプ２Ａ２の出力には次式で求められた積分電圧
（積分結果）が現れる。

Ｖｌ（ｔ）　＝　Ｓ　（−Ｖｒ　（ｔ）　／Ｒｃｚ　）
　ｄｔ　　・−・−０４）加算抵抗２ＢＯ１加算抵抗２
Ｂ１．積分電圧オフセット調整用電源２Ｂ２．積分電圧
振幅調整用抵抗２Ｂ３および加算用アンプ２８４から成
る反転加算回路２Ｂは、旧式の積分結果（Ｖｌ　（ｔ）
　）に対し、次式で演算を施すものである。

Ｖｏ　（ｔ）　＝に＋　　（Ｖｌ　（ｔ）　＋Ｖｏｙｓ
　）　　−−−−０５）ここで、■。Ｆ、は加算抵抗２
ＢＯと積分電圧オフセット調整用電源２Ｂ２より定めら
れるオフセット電圧であり、Ｋ１は加算抵抗２ＢＯと積
分電圧振幅調整用抵抗２Ｂ３より定まる利得である。し
たがって、利得に１とオフセット電圧ｖ　ｏｒ　ｓを適
当に積分電圧オフセット調整用電源２Ｂ２と積分電圧振
幅調整用抵抗２８３で調整することにより積分回路２の
出力の最大値及び最小値が第１図に示すＡＤ変換器４０
入力範囲と一致するようにできる。

第３図に示す積分コンデンサ２Ａ１には、その両端に放
電スイッチ２Ｃが取り付けられ、放電スイッチフリップ
フロップ２Ｄによって制御される。

すなわち、放電終了端子２ｄにおいて、その人力を検出
してから放電開始端子２ｃにおいて、その入力を検出す
るまでは、該放電スイッチ２Ｃは開放状態となり、前記
積分回路２は積分状態となる。

一方、放電開始端子２ｃにおいて、その入力を検出して
から放電終了端子２ｄにおいて、その入力を検出するま
では、放電スイッチ２Ｃは閉じており、請分回路２は放
電状態となる。

この放電状態においては、被積分入力に雑音が入ってき
ても積分コンデンサ２ＡＩには何ら電荷が蓄積されてい
ないので、積分結果は積分状態における被積分人力だけ
で決まることとなる。

第５図は、第１図に示す積分回路２において、その放電
開始端子２ｃと放電終了端子２ｄ並びに第３図に示す放
電スイッチ２ｃと積分コンデンサ２八１についての相互
の状態関係を示すタイムチャートである。

第１図に示すように、被測パルスは、第１の遅延回路５
により時間ムロ、だけ遅延され、残差パルス発生回路１
のセット端子Ｓ及びＤ型フリップフロップ６のＤ端子の
セット端子となる。

第１の遅延回路５によって被測パルスに対し付与される
遅延時間は、被測パルスのエツジから積分回路２におい
て、第３図に示す放電スイッチ制御フリップフロップ２
Ｄが放電終了を検出し、放電スイッチ２Ｃが閉から開へ
移行した後、積分回路２が完全に積分状態に移行するま
での時間よりも長くなっている。

また、第１の遅延回路５は、例えば同軸線路等の遅延時
間を利用して実現されるが、簡単にはフリップフロップ
によって実現できる。この第１の遅延回路５に５より遅
延された被測パルスはＤ型フリップフロップ６のＤ端子
へ入力される。

Ｄ型フリップフロップ６のクロック端子にはカウンタ８
を駆動しているカウントクロックが入力される。

Ｄ型フリップフロップ６のＱ出力は、外部からカウント
クロックが入力し、その立ち上がった時点におけるＤ入
力のロジックレベルである。このＱ出力は、ロード信号
としてランチ回路９に入力される。このとき、Ｑ出力の
立ち上がりエツジによってラッチ回路９には、カウンタ
８の状態がロードされる。

したがって、第２図に示すタイムチャートのように、遅
延された被測パルスすなわち、セット信号の立ち上がっ
た後の次のカウントクロックの立ち上がり時点における
カウンタ８の状態をロードするのである。

さらに、第１図により、本発明に係る計時装置について
説明すると、カウンタ８はカウントクロックの立ち上が
り時点ごとに１つずつ状態をインクリメントしてゆく。

したがって、ラッチ回路９に係る状態がロードされる瞬
間は、カウントクロックが立ち上がった時点であるから
、この間にカウンタ８は遷移を終わっていなければなら
ない。

カウンタ８は、カウントクロックの立ち上がり時点ごと
に状態をインクリメントしてもよい。

ただし、このときは、ロード信号をカウントクロックの
立ちとがり時点より早めるかあるいは等価的に早める必
要がある。すなわち、カウンタ８のクロック入力をＤ型
フリップフロップ６のクロック入力よりも遅延させれば
よい。

いずれにせよロード信号はカウンタ８の状態遷移が終了
してからラッチ回路９に入力されなければならない。

第２の遅延回路７は前記り型フリップフロンプロのＱ出
力すなわち、ラッチ回路９のロード信号を時間ｔ　０２
だけ遅延させ、リセット信号を作る。

この第２の遅延回路７も前記第１の遅延回路５と同様の
手段で実現できる。

第２の遅延回路７は残差パルスのパルス幅が残差パルス
発生回路ｌにおけるＱ出力の立ち上がり時間と立ち下が
り時間の合計時間よりも短くなるのを防ぐため、前記合
計時間よりも長い遅延時間が必要である。

すなわち、Ｌ＾を立ち上がりに要する時間及び立ち下が
りに要する時間の合計時間とすると、’　Ｉ、ｚ　＞　
ｔ　Ａ、　　−−−−−−−・−・−一−−−−・　０
ωとなる。

残差パルスのパルス幅が、残差パルス発生回路１におけ
るＱ出力の立ち上がり時間と立ち下がり時間との合計時
間以下になると、積分回路２の出力が残差パルスのパル
ス幅に比例しなくなってしまうことは、すでに述べたと
おりである。

残差パルス発生回路１は、第１の遅延回路５の出力と第
２の遅延回路７の出力を、それぞれセット入力、リセッ
ト人力とするフリップフロップであって、該第１の遅延
回路５からのセット信号を検出してから該第２の遅延回
路７からのリセット信号を検出するまでの期間における
Ｑ出力と、リセット信号を検出してからセット信号を再
び検出するまでの期間におけるＱ出力とは、その出力は
反転する。

残差パルスは、前者の期間だけ出力され、その期間の長
さを　ｔｌとすると、前記残差パルス発生回路１のＱ出
力を（十分大きな結合コンデンサ３を経由して）被積分
入力とする積分回路２の積分出力は、前記第１の遅延回
路５からのセット信号を検出してから第２の遅延回路７
からのリセット信号を検出するまでの時間ｔ１に比例す
る。この結合コンデンサ３は、残差パルスの０状態にお
ける変動を除去する。例えば、残差パルス発生回路１の
Ｑ出力がＯのときの電圧が温度等の変化により変動して
も積分出力には何ら影響しない。

積分回路２の積分出力は、ＡＤ変換器４に入力される。

ＡＤ変換器４は残差パルスが終了したとき、すなわち、
第２の遅延回路７から出力された（残差パルス発生回路
１の）リセット信号を検出したときにアナログ量をディ
ジタル量に変換するので、ＡＤ変換器４のＡＤ変換開始
入力は、第２の遅延回路７の出力すなわち、残差パルス
発生回路１のリセット信号Ｒでもある。

ＡＤ変換３４でアナログ量がディジタル量に変換された
場合のＡＤ変換終了出力は、積分回路２の放電開始人力
となって放電開始端子２ｃに入り、これにより積分回路
２は放電を開始する。このようにして、ＡＤ変換器４の
ＡＤ変換結果ｙ８は、残差パルスのパルス幅　ｔ。に比
例し、ラッチ回路９にラッチ（保持）されているカウン
タ８の状態ｙ、と合成され、その合成結果が被測パルス
の立ち上がりエツジの時刻をあられすことになる。

〔実施例〕

第７図に本発明に係る計時装置の第２の実施例を示す。

この実施例では、遅延された被測パルスの立ち上がりエ
ツジの時刻を計測する目的に使用されるので、第１の遅
延回路５の遅延時間ｔ　ｏｔは時間とともに変動しても
よい０例えば、ＧＰＳ衛星のＬｌ信号を受信して、その
Ｃ／Ａコードの始まりをあられす１　ｍ５ｅｃ周期のエ
ポックパルスの立ち上がり時刻を測定する目的に適当で
ある。

すなわち、第８図は、ＧＰｓ衛星から、そのＬＩ信号を
受信してＣ／Ａコードで拡散された５０ＵＰＳ　（ベー
スバンド信号）のＢＰｓＫ変調データを復調するＤＬＬ
回路の典型的なブロック図を示すが、Ｃ／Ａコード発生
器２２から発生するＥエポックパルスが第１の実施例に
示す被測パルスに相当し、Ｐエポックパルスが第１の実
施例に示す遅延被測パルスすなわち、セット信号となる
。

第１の遅延回路１は、Ｅエポックパルスを遅延させてＰ
エポックパルスを作る遅延回路となる。

以上、述べた遅延回路１は、典型的なものであるので構
成要件の各要素間の相互作用については本書では説明を
省略する。図において、１１〜１３はミキサ、１４〜１
６はバンドパスフィルタ、１７・１８は検波器、１９は
引算器、２０はループフィルタ、２１は電圧可変発振器
、２２はＣ／Ａコード発生器、２３〜２４は遅延回路、
Ｔ　ｅＡはＣ／Ａコードの周期器をそれぞれ示す。

なお、第１図に示す第１の実施例で使用している第１の
遅延回路５については、第２の実施例でも使用するので
図示していない。

第２の遅延回路７は、Ｄ型フリップフロップを使って実
現されている。

残差パルス発生回路ｌもＤ型フリップフロップで実現さ
れているが、リセット入力が負論理であるため前記第２
の遅延回路７を実現しているＤ型フリップフロップの負
論理出力Ｑをリセット入力としている。

残差パルスは、結合用コンデンサ３を経由して積分回路
２　（ａ＋ｂ＋１−＋ｄ＋ｅ＋ｆ＋ｇ、ｈ＋Ｊ＋に＋１
）に入る。

放電スイッチ制御フリップフロップｂもまたＤ型フリッ
プフロップで実現しているので、リセット人力（すなわ
ち、放電終了入力）は負論理となるので、否定論理ａが
必要となる。

第９図は、本発明の第３の実施例を示す。

本実施例では、第１の遅延回路と第２の遅延回路に第１
Ｏ図に示すライントライバＩＡ、同軸ケーブルＩＢ及び
ラインレシーバＩＣからなる遅延回路を用いている。

しかも、カウンタ８は、カウンタ用遅延回路８Ｂと立ち
上がりで状態遷移を行うような立ち上がり８Ａで構成さ
れ、Ｄ型フリップフロップのＱ出力すなわち、ロード信
号が立ち上がる時点では遷移が完了するようにカウンタ
用遅延回路８Ｂの遅延時間を合わせている。また、高速
なカウントクロ７りが必要でない場合においては、カウ
ンタ用遅延回路８Ｂは簡ｆｎな線路例えば、プリント配
線板の配線長を適当に合わせることによって代用でき、
部品として省略できる。

〔発明の効果〕

以−ヒ、説明したように、本発明に係る計時装置は、（
第１に）残差パルスを積分することにより残差パルスの
時間幅を高い分解能で測定できること、（第２に）積分
区間を残差パルスの近傍に限定するごとにより発生間隔
の広い被測パルスの計時においても精度が劣化しないこ
と、（第３に）結合コンデンサ・を介して残差パルスを
積分回路に供給することにより残差パルス発生回路のオ
フセット電圧を変動しても精度が変化しないことなどの
効果がある。

【図面の簡単な説明】

第１図は本発明に係る計時装置の第１の実施例を、第２
図は第１図に示す本発明に係る計時装置に関する制御信
号、カウントクロック等の相互関係についてのタイムチ
ャートを、第３図は本発明に係る計時装置の構成要件の
うち、積分回路についての一実施例を、第４図は本発明
に係る計時装置の原理説明図であり、カウントクロック
・被測パルス・残差パルス及び積分電圧の相互関係につ
いてのタイムチャートを、第５図は第１図に示す本発明
に係る計時装置のうち、その構成要件である積分回路を
構成する各要素の相互関係のタイムチャートを、第６図
は残差パルスと積分電圧の関係を、第７図は本発明に係
る計時装置についての第２の実施例を、第８図は本発明
に係る計時装置についての第２の実施例をＧＰＳ受信器
に利用した際の説明図であり、Ｃ／Ａコードの逆拡散用
ＤＬＬ回路を、第９図は本発明に係る計時装置について
の第３の実施例を、第１Ｏ図は第９図に示す本発明に係
る計時装置の第３の実施例において使用する遅延回路を
、第１１図（ａ）は従来技術の構成を、第１１図（ハ）
は第１１図（ａ）に示す各構成要件についてのタイムチ
ャートをそれぞれ示す。図において、１は残差パルス発生回路、２は積分回路、
３は結合コンデンサ、４はＡＤ変換器、５は第１の遅延
回路、６はＤ型フリフブフロップ回路、７は第２の遅延
回路、８はカウンタ、９はラッチ回路をそれぞれ示す。

Claims

【特許請求の範囲】

被測パルスとカウントクロックとを受け、該被測パルス
のエッジと該カウントクロックのエッジとの間の差で定
められる残差パルスを発生する残差パルス発生回路（１
）と；該残差パルス発生回路（１）の出力を積分する積
分回路（２）と；前記残差パルス発生回路（１）の出力
と該積分回路（２）の入力とを結合し、前記残差パルス
を被積分信号として該積分回路（２）に供給する結合コ
ンデンサ（３）と；該積分回路（２）の動作範囲が前記
残差パルスのパルス幅に比例する直線領域となるように
選定するための制御手段（ｃ）とを備えた計時装置。