JPH01196168A - Semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、より詳しくはショットキー
バリアタイオードを有する半導体装置の構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to the structure of a semiconductor device having a Schottky barrier diode.
従来のショッＩ−キーバリアダイオードは、半導体と金
属との接触により生ずる電位障壁を利用したものであり
、ショットキー接合領域の周辺部をガードリング構造と
し、その周辺部における電界集中の緩和や結晶の不完全
性の改善を行ない、逆方向電圧−電流特性等の性能向上
をしているのが一般的である。第２図はこの種のショッ
トキーバリアダイオードの構造を示す断面説明図である
。Conventional Schottky barrier diodes utilize a potential barrier created by contact between a semiconductor and a metal, and have a guard ring structure around the Schottky junction region to alleviate electric field concentration in the periphery and to reduce crystallization. It is common to improve performance such as reverse voltage-current characteristics by improving imperfections in the circuit. FIG. 2 is an explanatory cross-sectional view showing the structure of this type of Schottky barrier diode.
第２図において、ショットキー接合は、Ｐ型Ｓｉ基板１
の主表面にｎ＋型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３と白金シリサイド（ＰｔＳ
ｉ）層１２との界面に形成されている。In FIG. 2, the Schottky junction consists of a P-type Si substrate 1
An n-type epitaxially grown Si layer 3 and platinum silicide (PtS) formed on the main surface of the
i) Formed at the interface with layer 12.
さらに、ショットキー接合領域の周辺部にはＰ型ガード
リング領域（７ａ）が形成されている。Furthermore, a P-type guard ring region (7a) is formed around the Schottky junction region.
このＰ型ガードリング領域７ａは、ショットキー接合が
形成される前にイオン注入法等により形成される。This P-type guard ring region 7a is formed by ion implantation or the like before the Schottky junction is formed.
なお、図中、４は素子絶縁分離膜、８は層間絶縁膜、１
０はバリアメタル層、１１はアルミニウム（Ａ」）膜で
ある。In the figure, 4 is an element insulation isolation film, 8 is an interlayer insulation film, and 1 is
0 is a barrier metal layer, and 11 is an aluminum (A'') film.
しかしながら、従来のショットキーバリアタイオードに
おいては、Ｐ型ガードリング領域７ａを形成後、眉間絶
縁膜８に選択的に開孔部を設け、この開孔部にショット
キー接合を形成しているため、それらを形成するための
マスク合わせ余裕等が必要となり、カードリンク面積の
縮小とそれに付随する寄生素子効果の低減には限界があ
る。その結果、ショットキーバリアタイオードをバイポ
ーラＩＣ等に組み込んだ場合、ＩＣの高集積化及び高性
能化等の大きな障害となっている。However, in the conventional Schottky barrier diode, after forming the P-type guard ring region 7a, an opening is selectively provided in the glabella insulating film 8, and a Schottky junction is formed in this opening. , a margin for mask alignment is required to form them, and there is a limit to the reduction of the card link area and the parasitic element effect accompanying it. As a result, when a Schottky barrier diode is incorporated into a bipolar IC or the like, it becomes a major obstacle to achieving higher integration and higher performance of the IC.
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、素子面積が小さく、それに付
随した寄生素子効果が低い、高集積化、高性能化に適し
たショットキーバリアタイオードを提供するところにあ
る。Therefore, the present invention aims to solve these problems.
The purpose is to provide a Schottky barrier diode that has a small element area, has low parasitic element effects, and is suitable for high integration and high performance.
本発明の半導体装置は、半導体基板の一領域にショット
キー接合を有する半導体装置において、前記ショットキ
ー接合形成領域の側面が、前記半導体基板中に開孔され
た溝により囲まれており、前記溝には前記半導体基板と
逆導電型の不純物を含有する絶縁膜が埋め込まれ、前記
絶縁膜からの拡散によりショッ）〜キー接合周辺部にカ
ードリンク層が形成されていることを特徴とする。A semiconductor device of the present invention has a Schottky junction in a region of a semiconductor substrate, wherein a side surface of the Schottky junction forming region is surrounded by a groove formed in the semiconductor substrate, and An insulating film containing an impurity of a conductivity type opposite to that of the semiconductor substrate is embedded in the semiconductor substrate, and a card link layer is formed around the key junction by diffusion from the insulating film.
以下、本発明の代表的な実施例を図面を参照して説明す
る。Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明によるショットキーバリアタイオード
の一実施例を示す断面説明図である。FIG. 1 is an explanatory cross-sectional view showing one embodiment of a Schottky barrier diode according to the present invention.
第１図において、ショットキー接合は、Ｐ型Ｓｊ基板１
の主表面にｎ＋型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３とチタンシリサイド（Ｔｉ
Ｓｉ２）層９との界面に形成されている。さらに、ショ
ットキー接合形成領域の側面は、ｎ４型エピタキシヤル
成長Ｓ ｉ Ｍ Ｂ中に開孔された溝５により囲まれて
おり、この溝５にはポロンカラス（ＢＳＧ）膜６が埋め
込まれている。また、ショットキー接合周辺には、この
ＢＳＧ膜６からのＰ型不純物の拡散により、Ｐ型カード
リンクＮ７か形成されている。なお、図中、４は素子絶
縁分離膜、８は眉間絶縁膜、１０はチタンタングステン
（ＴｉＷ）、チタンナイトライド（ＴｉＮ）もしくはモ
リブデンシリサイド（ＭｏＳｉ２）等より選ばれてなる
バリアメタル層、１１はＡ」膜である。In FIG. 1, the Schottky junction is formed on a P-type Sj substrate 1
An n-type epitaxially grown Si layer 3 and a titanium silicide (Ti
It is formed at the interface with the Si2) layer 9. Further, the side surfaces of the Schottky junction forming region are surrounded by a groove 5 formed in the n4 type epitaxial growth S i M B, and a poron karasu (BSG) film 6 is embedded in this groove 5. . Furthermore, a P-type card link N7 is formed around the Schottky junction by diffusion of P-type impurities from this BSG film 6. In the figure, 4 is an element insulating isolation film, 8 is an insulating film between the eyebrows, 10 is a barrier metal layer selected from titanium tungsten (TiW), titanium nitride (TiN), molybdenum silicide (MoSi2), etc., and 11 is a barrier metal layer selected from A” membrane.
上記実施例の構造によれば、ショットキー接合周辺に、
ｎ型エピタキシャルＳｉ層３内の溝５に埋め込まれたＢ
ＳＧ膜６からのＰ型不純物の拡散により、自己整合的に
Ｐ型ガードリング層７か形成され、従来構造のようなマ
スク合わせ余裕等が不用となるため、ガードリング面積
及びショットキータイオード全体の面積を大幅に縮小で
きる。According to the structure of the above embodiment, around the Schottky junction,
B buried in the groove 5 in the n-type epitaxial Si layer 3
Due to the diffusion of P-type impurities from the SG film 6, a P-type guard ring layer 7 is formed in a self-aligned manner, and mask alignment margins, etc. in the conventional structure are not required, so the guard ring area and the entire Schottky diode are reduced. The area can be significantly reduced.
その結果、高集積化ができると共に、面積縮小に付随す
る寄生素子効果の低減がてき、半導体装置を高速化、高
性能化ならしめるという効果がある。As a result, it is possible to achieve high integration, reduce parasitic element effects associated with area reduction, and have the effect of increasing the speed and performance of semiconductor devices.
次に、上記実施例のショットキーバリアタイオードの製
造方法を第３図について順次説明する。Next, a method for manufacturing the Schottky barrier diode of the above embodiment will be sequentially explained with reference to FIGS.
（１）第３図（ａンは、本発明によるショットキーバリ
アタイオードを製造するために、従来の技術により予備
加工された半導体基板の一部を示す。(1) FIG. 3(a) shows a portion of a semiconductor substrate that has been preprocessed by conventional techniques in order to manufacture a Schottky barrier diode according to the present invention.
図において、Ｐ型Ｓｉ基板１上にｎ＋型埋め込み層２が
形成され、その上にｎ型エピタキシャル成長Ｓｉ層３及
び素子絶縁分離膜４が形成されている。In the figure, an n+ type buried layer 2 is formed on a P type Si substrate 1, and an n type epitaxially grown Si layer 3 and an element insulating isolation film 4 are formed thereon.
（２）第３図（ｂ）は、素子絶縁分離膜４の一部分を選
択的に除去し、ｎ型エピタキシャル成長３１層３中に溝
５を形成した状態を示す。溝５の形成については、沸酸
（ＨＦ）等によるウェブ１〜・エツチングもしくは、反
応性イオンエツチングを用いるのがよい。(2) FIG. 3(b) shows a state in which a part of the element insulating isolation film 4 is selectively removed and a groove 5 is formed in the n-type epitaxial growth layer 3. Regarding the formation of the grooves 5, it is preferable to use etching of the web 1 with hydrofluoric acid (HF) or the like or reactive ion etching.
（３）次に、第３図（ｃ）は、化学気相成長法（ＣＶＤ
法）等により溝５に４〜２０モル％稈度のＢＳＧ膜６を
埋め込み処理した状態を示す。(3) Next, Fig. 3(c) shows the chemical vapor deposition method (CVD).
The figure shows a state in which a BSG film 6 having a culmability of 4 to 20 mol % has been filled into the groove 5 using a method such as the following method.
（４）第３図（ｄ）は、Ｐ型ガードリング層７、層間絶
縁膜８及びＴｉ５ｉ２Ｊ−９が形成された状態を示す。(4) FIG. 3(d) shows a state in which the P-type guard ring layer 7, interlayer insulating film 8, and Ti5i2J-9 are formed.
すなわち、８００〜１０００°Ｃの熱処理を行ない、Ｂ
ＳＧ腋６からのＰ型不純物の拡散によりｎ型エピタキシ
ャルＳｉ層３内に講５を囲って自己整合的にＩ Ｘ １
０１７〜Ｉ Ｘ １０２０ａｎ −３程度の不純物濃度
のＰ型カードリンク層７か形成される。なお、熱処理は
、炉アニールもしくは、ランプアニール等によりなされ
る。つづいて、眉間絶縁膜がＣＶＤ法で堆積された後、
ショットキー接合形成領域に選択的に開孔部が設けられ
、Ｓｉ基板を露出した後、基板の全面にチタンをスパッ
タリングで２００〜１００ＯＡ被着した後、窒素雰囲気
で６００〜８００℃、１０〜６０秒のランプアニールで
チタンのシリサイド化処理を行なう。That is, by performing heat treatment at 800 to 1000°C, B
By diffusing the P-type impurity from the SG armpit 6, IX1 is formed in the n-type epitaxial Si layer 3 surrounding the core 5 in a self-aligned manner.
A P-type card link layer 7 having an impurity concentration of about 017 to Ix1020an-3 is formed. Note that the heat treatment is performed by furnace annealing, lamp annealing, or the like. Subsequently, after the glabellar insulating film is deposited by CVD method,
After openings are selectively provided in the Schottky junction forming area and the Si substrate is exposed, 200 to 100 OA of titanium is deposited on the entire surface of the substrate by sputtering. The titanium is converted into silicide using a second lamp annealing process.
この場合、Ｓｔか露出している領域のみがシリサイド化
され、他領域はチタンのままである。さらに未反応のチ
タンをＨ２Ｓｏ４／Ｈ２０□溶液もしくはＮＨ４０Ｈ／
Ｈ２０□／Ｈ２０溶液等により除去することにより、選
択的にＴｉＳｉ２層９を形成する。In this case, only the exposed St region is silicided, and the other regions remain titanium. Furthermore, unreacted titanium was added to H2So4/H20□ solution or NH40H/
A TiSi2 layer 9 is selectively formed by removing with a H20□/H20 solution or the like.
以下、従来の半導体装置の製造方法に従うことにより、
前述しなごとき効果を奏する半導体装置が比較的少ない
工程で形成される。Below, by following the conventional manufacturing method of semiconductor devices,
A semiconductor device having the above-mentioned effects can be formed in a relatively small number of steps.
ところで、上記実施例においては、溝５中にＣＶＤ法に
よりＢＳＧ膜６を形成したが、これに変えて、塗布法に
よりＰ型不純物を含有しなシリカフィルム膜を用いても
よい。このシリカフィルム膜としては、例えば、シリコ
ン化合物としてオリカッシラノールＲｎＳ ｉ （ＯＨ
）４−１１と添加物のボロン化合物とエタノールを主溶
剤とした有機系溶液もしくはシラノールＳｉ（ＯＨ）４
系の兼機系溶液等を基板上にスピンオンすることにより
形成するのが好ましい。Incidentally, in the above embodiment, the BSG film 6 was formed in the groove 5 by the CVD method, but instead of this, a silica film containing no P-type impurities may be used by the coating method. For this silica film, for example, orikassilanol RnS i (OH
)4-11, an additive boron compound, and an organic solution containing ethanol as the main solvent or silanol Si(OH)4
It is preferable to form the layer by spinning a multi-functional solution or the like onto the substrate.
第４図は本発明の他の実施例を示す断面説明図である。FIG. 4 is an explanatory cross-sectional view showing another embodiment of the present invention.
図において、１〜４．６〜１１の部分は第１図と同一の
符号を用いた。In the figure, the same reference numerals as in FIG. 1 are used for parts 1 to 4 and 6 to 11.
第４図において、Ｐ型ガードリング層７は、ｎ型エピタ
キシャル成長Ｓｉ層３内に開孔されな溝５ａに埋め込ま
れたＢＳＧ膜６からの不純物の拡散により形成されてい
る。他の部分は第１図に示す半導体装置と同様である。In FIG. 4, the P-type guard ring layer 7 is formed by diffusion of impurities from the BSG film 6 buried in the unopened groove 5a in the n-type epitaxially grown Si layer 3. Other parts are similar to the semiconductor device shown in FIG.
この構造によれは、第１図に示す半導体装置と同様な効
果が得られる。With this structure, effects similar to those of the semiconductor device shown in FIG. 1 can be obtained.
なお、上記実施例においては、溝に不純物拡散源として
の絶縁膜を埋め込み、その膜を残しているが、それに変
えて、不純物拡散後この膜を除去し、溝の中に例えばＳ
ｉ ０２膜等のＣＶＤ膜を再度埋め込んでもよい。In the above embodiment, an insulating film is buried in the trench as an impurity diffusion source and the film is left. Instead, this film is removed after the impurity is diffused, and S, for example, is filled in the trench.
A CVD film such as an i02 film may be re-filled.
さらに、シリサイド層はＴ ｉ Ｓ ｉ ２層に変えて
、ＰｔＳｉ、ＭｏＳｉ２、コバルトシリサイド、タング
ステンシリサイド等を用いてもよい。そして、シリサイ
ド化の熱処理には、上記ランプアニールの他に窒素雰囲
気中で５００〜１０００°Ｃｌ２Ｏ〜３０分間の熱処理
法で行うこともできる。Further, the silicide layer may be made of PtSi, MoSi2, cobalt silicide, tungsten silicide, or the like instead of the T i S i two layer. In addition to the above-mentioned lamp annealing, the heat treatment for silicidation can also be performed by a heat treatment method in a nitrogen atmosphere at 500 DEG to 1000 DEG C.Cl2O to 30 minutes.
また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更か可能であることは言うまでも
ない。Furthermore, it goes without saying that the present invention is not limited to the above-described embodiments, and that various changes can be made without departing from the spirit of the invention.
以上述べたように、本発明の半導体装置によれは、ショ
ットキー接合形成領域の側面か、半導体基板中に開孔さ
れた溝により囲まれており、この溝には半導体基板と逆
導電型の不純物を含有する絶縁膜が埋め込まれ、この半
導体層からの不純物の拡散によりショットキー接合周辺
部にガードリンク層が形成されているため、ガードリン
グ面積及びショッ１〜キーダイオード全体の面積を大幅
に縮小することができ、寄生素子効果を低減せしめる。As described above, in the semiconductor device of the present invention, the crack is surrounded by the side surface of the Schottky junction formation region or by the groove opened in the semiconductor substrate, and the groove has a conductivity type opposite to that of the semiconductor substrate. An insulating film containing impurities is embedded, and a guard link layer is formed around the Schottky junction by diffusion of impurities from this semiconductor layer, which greatly reduces the guard ring area and the area of the entire Schottky diode. This reduces parasitic element effects.
その結果、ショットキーバリアダイオードをバイポーラ
ＩＣ等に組み込んだ場合、ＩＣの高集積化、高速化及び
高性能化を同時に達成できる等の効果を有する。As a result, when a Schottky barrier diode is incorporated into a bipolar IC or the like, it is possible to achieve high integration, high speed, and high performance of the IC at the same time.
なお、本発明はバイポーラＩＣ，ＭＯ８ＩＣもしくは、
バイポーラＭＯ８（Ｂ １−Ｍ２Ｓ） Ｉ Ｃ等に適用
可能である。Note that the present invention applies to bipolar IC, MO8IC, or
It is applicable to bipolar MO8 (B1-M2S) IC, etc.
第１図は本発明の半導体装置の一実施例を示す断面説明
図、第２図は従来の半導体装置の断面説明図、第３図（
ａ）〜（ｄ）は第１図に示す半導体装置の製造工程別断
面説明図、第４図は本発明の半導体装置の他の実施例を
示す断面説明図である。
１・・・・・Ｐ型Ｓｉ基板
２・・・・・ｎ＋型埋め込み層
３・・・・・ｎ型エピタキシャル成長Ｓｉ層４・・・・
・素子絶縁分離膜
５．５ａ・・溝
６・・・・・ＢＳＧ膜
７．７ａ・・Ｐ型ガードリング層
８・・・・・層間絶縁膜
９・・・・・Ｔｉ５５２層
１０・・・・・バリアメタル層
１１・・・・・Ａ１層
１２・ ・・・・ＰｔＳｉ層
以上
＝１１−
（Ｃノ
（ｄ）
第 ３ 図FIG. 1 is an explanatory cross-sectional view showing one embodiment of the semiconductor device of the present invention, FIG. 2 is an explanatory cross-sectional view of a conventional semiconductor device, and FIG.
a) to (d) are cross-sectional explanatory views for each manufacturing process of the semiconductor device shown in FIG. 1, and FIG. 4 is a cross-sectional explanatory view showing another embodiment of the semiconductor device of the present invention. 1... P-type Si substrate 2... N+ type buried layer 3... N-type epitaxial growth Si layer 4...
・Element insulation isolation film 5.5a...Groove 6...BSG film 7.7a...P-type guard ring layer 8...Interlayer insulating film 9...Ti552 layer 10... ... Barrier metal layer 11 ... A1 layer 12 ... PtSi layer or more = 11- (Cno(d)) Fig. 3
Claims (1)
体装置において、前記ショットキー接合形成領域の側面
が、前記半導体基板中に開孔された溝により囲まれてお
り、前記溝には前記半導体基板と逆導電型の不純物を含
有する絶縁膜が埋め込まれ、前記絶縁膜からの拡散によ
りショットキー接合周辺部にガードリング層が形成され
ていることを特徴とする半導体装置。In a semiconductor device having a Schottky junction in a region of a semiconductor substrate, a side surface of the Schottky junction forming region is surrounded by a groove formed in the semiconductor substrate, and the groove has a hole opposite to the semiconductor substrate. 1. A semiconductor device, wherein an insulating film containing conductive impurities is embedded, and a guard ring layer is formed around a Schottky junction by diffusion from the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155388A JPH01196168A (en) | 1988-02-01 | 1988-02-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155388A JPH01196168A (en) | 1988-02-01 | 1988-02-01 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196168A true JPH01196168A (en) | 1989-08-07 |
Family
ID=12058194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155388A Pending JPH01196168A (en) | 1988-02-01 | 1988-02-01 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196168A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103378176A (en) * | 2012-04-30 | 2013-10-30 | 朱江 | Schottky semiconductor device with charge compensation and manufacturing method thereof |
-
1988
- 1988-02-01 JP JP2155388A patent/JPH01196168A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103378176A (en) * | 2012-04-30 | 2013-10-30 | 朱江 | Schottky semiconductor device with charge compensation and manufacturing method thereof |
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