JPH0119175Y2

JPH0119175Y2 -

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Publication number: JPH0119175Y2
Application number: JP4379683U
Authority: JP
Priority date: 1983-03-25
Filing date: 1983-03-25
Publication date: 1989-06-02
Also published as: JPS59149195U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野本考案は、電子チユーナやフアンクシヨンスイ
ツチにおいて、LED等の表示器を駆動する表示
駆動回路に係り、特に、セグメント表示とドツト
表示とを選択的に行なえるようにした同回路に関
する。[Detailed description of the invention] (a) Industrial application field The present invention relates to a display drive circuit that drives a display device such as an LED in an electronic tuner or a function switch, and particularly relates to a segment display and a dot display. The present invention relates to the same circuit that can selectively perform the following steps.

(ロ) 従来の技術一般に、電子チユーナにおいてチヤンネルを表
示する際には７セグメント表示器を用いたデシマ
ルセグメント表示と、複数のLEDを並べ、その
うちのいずれか１個のLEDを点灯させるドツト
表示とが行なわれている。７セグメント表示器を
用い数字でチヤンネルを表示する場合には、例え
ば０〜19局までのチヤンネルを表示しようとすれ
ば、表示駆動回路には８つの出力端子が必要であ
つた。ところが、この表示駆動回路をドツト表示
にも適用するため、単にデコーダのみを切換えて
各出力端子に１個のLEDを対応させるようにす
ると、８点のドツト表示しかできず、チヤンネル
表示としてはドツト数が少なすぎて実際には使い
ものにならなかつた。即ち、従来は、セグメント
表示とドツト表示を同一の表示駆動回路で兼用し
ようとすると、ドツト表示の際のドツト数を多く
とれないという欠点があつた。(b) Prior art In general, when displaying a channel in an electronic tuner, there are two methods: decimal segment display using a 7-segment display, and dot display in which multiple LEDs are lined up and any one of them lights up. is being carried out. When channels are displayed numerically using a 7-segment display, for example, if channels from 0 to 19 are to be displayed, the display drive circuit requires eight output terminals. However, in order to apply this display drive circuit to a dot display, if you simply switch only the decoder and make each output terminal correspond to one LED, you will only be able to display 8 dots, and the channel display will be limited to dots. There were too few of them to actually be of any use. That is, conventionally, when attempting to use the same display drive circuit for both segment display and dot display, there was a drawback in that it was not possible to increase the number of dots when displaying dots.

(ハ) 考案の目的本考案は、表示駆動回路において、セグメント
表示とドツト表示を選択的に行なえるようにする
と共に、簡単な構成でドツト表示の際のドツト数
を多くできるようにすることを目的とするもので
ある。(c) Purpose of the invention The present invention aims to make it possible to selectively display segments and dots in a display drive circuit, and to increase the number of dots when displaying dots with a simple configuration. This is the purpose.

(ニ) 考案の構成本考案の表示駆動回路は二進信号をセグメント
信号及びドツトマトリクス信号に各々デコードす
る第１及び第２のデコーダと、選択信号により前
記第１及び第２のデコーダのいずれか一方の出力
信号を選択する選択回路と、表示駆動信号を出力
するための複数の出力端子と、該全ての出力端子
の各々に接続され前記選択回路にて選択されたデ
コーダの出力信号に応じてオンオフし第１の電位
を前記全ての出力端子の各々に導く複数の第１の
スイツチング回路より成る第１の出力回路と、前
記複数の出力端子のうち所定の複数の出力端子の
各々に接続され、前記選択されたデコーダの出力
信号に応じて前記第１のスイツチング回路とは相
補的にオンオフし第２の電位を前記所定の複数の
出力端子の各々に導く所定の複数の第２のスイツ
チング回路より成る第２の出力回路とより構成し
たものである。(d) Structure of the invention The display drive circuit of the invention includes first and second decoders that decode a binary signal into a segment signal and a dot matrix signal, respectively, and a selection signal that decodes one of the first and second decoders. a selection circuit for selecting one of the output signals; a plurality of output terminals for outputting display drive signals; and a selection circuit for selecting one of the output signals; a first output circuit comprising a plurality of first switching circuits that turn on and off and guide a first potential to each of all the output terminals; and a first output circuit connected to each of a predetermined plurality of output terminals among the plurality of output terminals. , a plurality of predetermined second switching circuits that turn on and off in a complementary manner to the first switching circuit in accordance with the output signal of the selected decoder, and lead a second potential to each of the plurality of predetermined output terminals. The second output circuit consists of the following.

(ホ) 実施例第１図は、本考案の実施例を示す回路図であ
り、１ａ，１ｂ…１ｅは入力信号IA，IB，…IE
を入力する入力端子、２はクロツクパルスCLを
入力する入力端子、３は入力信号IA，IB，…IE
を各々ラツチするラツチ回路、４はラツチ回路３
の出力と信号線l₀，l₁…l₁₈からレベル「０」に対
応する電位V_SSを入力するANDROMであり、○
印は第２図に示すように、信号線ｌにソースドレ
イン導電路が接続されラツチ回路３の出力をゲー
トに入力するＮチヤンネルFETである。又、５
は信号線Ｐの一端が抵抗を介して共通に電位V_SS
に接続され、他端が各々出力端子６ａ，６ｂ…６
ｈに接続され、且つ信号線ｍとｎとにレベル
「１」に対応する電位V_DDが入力されるように構
成したORROMであり、○印は第３図に示すよ
うに、ソースが信号線ｍ又はｎに、そしてドレイ
ンが信号線Ｐに接続され、ゲートにANDROM４
の出力信号を入力するＰチヤンネルFETである。
更に、７は選択信号SELを入力する入力端子であ
り、信号線l_D及びl_Sには各々選択信号及びその反
転信号が入力される。信号線l_Sと信号線ｍ、及び
信号線l_Dと信号線ｎとの交点の◎印は、第３図に
示すように、信号線ｍ及びｎにソースドレイン導
電路が接続され、信号線l_S又はl_Dからの信号をゲ
ートに入力するＰチヤンネルFETであり、これ
らのFETは選択信号SELに応じて、電位V_DDに信
号線ｍとｎのいずれか一方を選択的に接続する。(E) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention, where 1a, 1b...1e are input signals IA, IB,...IE
2 is the input terminal to input the clock pulse CL, 3 is the input signal IA, IB,...IE
4 is a latch circuit 3 that latches each of the
It is an ANDROM that inputs the potential V _SS corresponding to level "0" from the output and signal lines l ₀ , l ₁ ... l ₁₈ , and ○
As shown in FIG. 2, the mark is an N-channel FET whose source-drain conductive path is connected to the signal line 1 and whose gate receives the output of the latch circuit 3. Also, 5
One end of the signal line P is connected to a common potential V _SS through a resistor.
and the other end is connected to the output terminal 6a, 6b...6, respectively.
This is an ORROM configured so that the potential V _DD corresponding to level "1" is input to the signal lines m and n, and the source is connected to the signal line m and n as shown in Figure 3. m or n, and the drain is connected to the signal line P, and the gate is connected to ANDROM4
This is a P-channel FET that inputs the output signal of .
Furthermore, 7 is an input terminal to which a selection signal SEL is input, and a selection signal and its inverted signal are input to signal lines _lD and _lS, respectively. As shown in Figure 3, the ◎ marks at the intersections of the signal line l _S and the signal line m, and the signal line l _D and the signal line n indicate that the source-drain conductive path is connected to the signal lines m and n, and the signal line These are P-channel FETs that input signals from _lS or _lD to their gates, and these FETs selectively connect one of signal lines m and n to potential _VDD according to selection signal SEL.

即ち、ORROM５の信号線ｍとｐとこれらに
接続された○印のＰチヤンネルFETと
ANDROM４で第１のデコーダを構成し、
ORROM５の信号線ｎとｐとこれらに接続され
た○印のＰチヤンネルFETとANDROM４で第
２のデコーダを構成しており、信号線l_S及びl_Dと
これらに接続されたＰチヤンネルFETで、第１
と第２のデコーダのいずれか一方を選択信号に応
じて選択する選択回路を構成している。ここで、
第１のデコーダは入力信号IA，IB，…IEをセグ
メント表示用のセグメント信号に変換するように
そして、第２のデコーダは入力信号IA，IB，IE
をドツトマトリクス表示用のドツトマトリクス信
号に変換するよう構成している。 In other words, the signal lines m and p of ORROM5 and the P channel FET marked with ○ are connected to these lines.
Configure the first decoder with ANDROM4,
The second decoder is composed of the signal lines n and p of ORROM5, the P channel FET marked with a circle connected to these, and the ANDROM4, and the signal lines l _S and l _D and the P channel FET connected to these, 1st
and a second decoder in accordance with a selection signal. here,
The first decoder converts the input signals IA, IB, ...IE into segment signals for segment display, and the second decoder converts the input signals IA, IB, IE into segment signals for segment display.
It is configured to convert the signal into a dot matrix signal for dot matrix display.

更に、第１図において、８ａ，８ｂ…８ｈはエ
ミツタが出力端子９ａ，９ｂ…９ｈに接続され、
コレクタが電位V_DDに接続され、ORROM５の出
力信号0₁，0₂…0₈に応じて各々オンオフする
NPNトランジスタであり、オンしたときは出力
端子９ａ，９ｂ…９ｈの各々にレベル「１」に対
応する電位V_DDを導く。又、出力端子のうち９
ｅ，９ｆ，９ｇ，９ｈの出力端子の各々には、ソ
ースが電位V_SSに接続され、ORROM５の出力信
号0₅，0₆，0₇，0₈に応じて、NPNトランジスタ８
ｅ，８ｆ，８ｇ，８ｈとは各々相補的にオンオフ
するＮチヤンネルFET１０ｅ，１０ｆ，１０ｇ，
１０ｈのドレインが接続してあり、これらの
FETがオンしたときには出力端子９ｅ，９ｆ，
９ｇ，９ｈの各々にレベル「０」に対応する電位
V_SSを導く。 Furthermore, in FIG. 1, emitters 8a, 8b...8h are connected to output terminals 9a, 9b...9h,
The collector is connected to the potential V _DD and turns on and off according to the output signals 0 ₁ , 0 ₂ ... 0 ₈ of ORROM 5.
It is an NPN transistor, and when turned on, a potential V _DD corresponding to level "1" is introduced to each of the output terminals 9a, 9b, . . . , 9h. Also, 9 of the output terminals
The sources of the output terminals e, _9f , _9g , and 9h are connected to the potential V _SS , and the NPN _transistor ₈
e, 8f, 8g, 8h are N-channel FETs 10e, 10f, 10g, which turn on and off in a complementary manner, respectively.
The drain of 10h is connected and these
When the FET is turned on, the output terminals 9e, 9f,
Potential corresponding to level "0" for each of 9g and 9h
Lead V _SS .

そこで、選択信号SELが「１」である場合につ
いて、先ず説明する。選択信号SELが「１」にな
ると、信号線l₅上のＰチヤンネルFETのゲートに
「０」レベルの信号が印加されるので、これらの
FETは全てオンし、電位V_DDが信号線ｍに供給さ
れる。即ち、第１のデコーダが選択される。又、
EXNORゲート１１ｅ…１１ｈは単なるインバー
タとして働く。従つて、ORROM５の出力信号
0₁，0₂…0₈としてはセグメント信号が出力される
こととなり、例えば、入力信号IA〜IEが
「10000」のときは、出力信号0₁〜0₈が
「01100000」となり、「00001」のときは
「11111101」となる。このため、全てのNPNトラ
ンジスタのうち、出力信号0₁〜0₈が「01100000」
のときは、NPNトランジスタ８ｂ，８ｃのみが
オンし、出力端子９ｂ，９ｃには電位V_DDが導か
れ、出力信号OB及びOCが「１」となる。又、出
力信号0₁〜0₈が「11111101」のときは、NPNト
ランジスタ８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８
ｆ，８ｈがオンし、出力端子には電位V_DDが導か
れ、出力信号0A，0B，0C，0D，0E，0F，0Hが
「１」となる。従つて、出力信号0A，0B，…0G
で各々、１桁目の７セグメント表示器のａセグメ
ント、ｂセグメント、…ｇセグメントの各セグメ
ントを駆動し、出力信号0Hで２桁目の７セグメ
ント表示器のｂ及びｃセグメントを駆動させれ
ば、上述の例では、「１」及び「10」のセグメン
ト表示が可能となる。同様に、第４図に示すよう
に、入力信号に応じて「０」〜「19」のセグメン
ト表示を行なえる。 Therefore, the case where the selection signal SEL is "1" will be described first. When the selection signal SEL becomes "1", a "0" level signal is applied to the gate of the P channel FET on signal line _l5 , so these
All FETs are turned on and potential V _DD is supplied to signal line m. That is, the first decoder is selected. or,
EXNOR gates 11e...11h function simply as inverters. Therefore, the output signal of ORROM5
Segment signals will be output as 0 ₁ , 0 ₂ ... 0 _8. For example, when the input signals IA to IE are "10000", the output signals 0 ₁ to 0 ₈ will be "01100000" and "00001". When , it becomes "11111101". Therefore, the output signals 0 ₁ to 0 ₈ of all NPN transistors are "01100000"
At this time, only the NPN transistors 8b and 8c are turned on, the potential V _DD is introduced to the output terminals 9b and 9c, and the output signals OB and OC become "1". Also, when the output signals ₀₁ to ₀₈ are "11111101", the NPN transistors 8a, 8b, 8c, 8d, 8e, 8
f, 8h are turned on, the potential V _DD is introduced to the output terminal, and the output signals 0A, 0B, 0C, 0D, 0E, 0F, 0H become "1". Therefore, the output signal 0A, 0B,...0G
If you drive the a segment, b segment, ...g segment of the 7-segment display for the 1st digit, and drive the b and c segments of the 7-segment display for the 2nd digit using the output signal 0H. , in the above example, segments of "1" and "10" can be displayed. Similarly, as shown in FIG. 4, segments from "0" to "19" can be displayed depending on the input signal.

ところが、出力回路としてNPNトランジスタ
しか接続していなかつたら、各出力端子は「１」
レベルかオープン状態しかとることができず、
「０」レベルにはなり得ない。このため、ドツト
マトリクス表示を行なうことは不可能となる。そ
こで、本実施例では、出力端子９ｅ，９ｆ，９
ｇ，９ｈにＮチヤンネルFETを接続している。 However, if only NPN transistors are connected as output circuits, each output terminal will be set to "1".
You can only take the level or open state,
It cannot be at the "0" level. For this reason, it becomes impossible to perform dot matrix display. Therefore, in this embodiment, the output terminals 9e, 9f, 9
N-channel FET is connected to g and 9h.

即ち、選択信号SELが「０」である場合は、信
号線l_D上のＰチヤンネルFETのゲートに「０」レ
ベルの信号が印加されるので、これらのFETは
全てオンし、電位V_DDが信号線ｎに供給され、第
２のデコーダが選択される。この場合、EXNOR
ゲート１１ｅ，１１ｆ，１１ｇ，１１ｈは、
各々、デコーダの出力信号0₅，0₆，0₇，0₈をその
まま出力する。従つて、ORROM５の出力信号
0₁，0₂，…0₈としては、出力信号0₁〜0₄のうち唯
一の出力信号が「１」レベルであつて、出力信号
0₅〜0₈のうち唯一の出力信号が「１」レベルであ
るドツトマトリクス信号が出力されることとな
る。このため、出力端子９ａ，９ｂ，９ｃ，９ｄ
に接続されたNPNトランジスタのうち唯一の
NPNトランジスタのみがオンし、オンしたトラ
ンジスタに接続された出力端子のみに電位V_DDが
導かれ、その出力信号は「１」となる。又、出力
端子９ｅ，９ｆ，９ｇ，９ｈに接続されたＮチヤ
ンネルFETのうち唯一のＮチヤンネルFETのみ
がオンし、オンしたFETに接続された出力端子
のみに電位V_SSが導かれ、その出力信号は「０」
となる。例えば、入力信号IA〜IEが「1000」又
は「00001」のときは、出力信号0₁〜0₈は
「10001000」又は「01000010」となり前者の場合、
NPNトランジスタ８ａがオンし出力信号0A…
0Dのうち0Aのみが「１」となり、Ｎチヤンネル
FET１０ｅがオンして出力信号0E〜0Hのうち0E
のみが「０」となる。又、後者の場合はNPNト
ランジスタ８ｂがオン出力信号0A〜0Dのうち0B
のみが「１」となり、ＮチヤンネルFET１０ｇ
がオンして出力信号0E〜0Hのうち0Gのみが
「０」となる。他の入力信号については第４図に
示すようになる。図中「−」はオープン状態を示
す。そこで、出力信号0A〜0Dでドツト表示器の
アノード側を制御し、出力信号0E〜0Hでカソー
ド側を制御するようにすれば、ドツト表示器でド
ツトマトリクス表示を行なわせることが可能とな
る。尚、実施例では、４×４＝16点のドツトマト
リクス表示が行なえる。 That is, when the selection signal SEL is "0", a "0" level signal is applied to the gates of the P channel FETs on the signal line _lD , so all these FETs are turned on and the potential _VDD is The signal is supplied to signal line n, and the second decoder is selected. In this case, EXNOR
The gates 11e, 11f, 11g, 11h are
Each output signal 0 ₅ , 0 ₆ , 0 ₇ , 0 ₈ from the decoder is output as is. Therefore, the output signal of ORROM5
For 0 ₁ , 0 ₂ , ... 0 ₈ , the only output signal among the output signals 0 ₁ to 0 ₄ is "1" level, and the output signal
A dot matrix signal in which the only output signal among 0 ₅ to 0 ₈ is at the "1" level is output. Therefore, the output terminals 9a, 9b, 9c, 9d
Only one of the NPN transistors connected to
Only the NPN transistor is turned on, and the potential V _DD is introduced only to the output terminal connected to the turned-on transistor, and its output signal becomes "1". Also, only the only N-channel FET among the N-channel FETs connected to the output terminals 9e, 9f, 9g, and 9h is turned on, and the potential V _SS is led only to the output terminal connected to the turned-on FET, and its output The signal is "0"
becomes. For example, when the input signals IA to IE are "1000" or "00001", the output signals 0 ₁ to 0 ₈ are "10001000" or "01000010", and in the case of the former,
NPN transistor 8a turns on and output signal 0A...
Only 0A of 0D becomes "1", and the N channel
FET10e turns on and output signal 0E to 0H
only becomes "0". In the latter case, the NPN transistor 8b outputs 0B of the ON output signals 0A to 0D.
only becomes "1", N channel FET 10g
is turned on, and only 0G of the output signals 0E to 0H becomes "0". Other input signals are as shown in FIG. In the figure, "-" indicates an open state. Therefore, by controlling the anode side of the dot display with the output signals 0A to 0D and controlling the cathode side with the output signals 0E to 0H, it becomes possible to perform a dot matrix display on the dot display. In the embodiment, a dot matrix display of 4×4=16 points can be performed.

以上のように、全てのNPNトランジスタを第
１のデコーダの出力信号で制御することにより、
出力端子にはセグメント表示駆動信号が得られ、
NPNトランジスタ８ａ〜８ｄとＮチヤンネル
FET１０ｅ〜１０ｈを第２のデコーダの出力信
号で制御することにより、出力端子にはドツトマ
トリクス表示駆動信号が得られる。 As described above, by controlling all NPN transistors with the output signal of the first decoder,
A segment display drive signal is obtained at the output terminal,
NPN transistors 8a to 8d and N channel
By controlling the FETs 10e to 10h with the output signal of the second decoder, a dot matrix display drive signal is obtained at the output terminal.

ところで、上述の実施例ではEXNORゲートを
用いたが、ORROM５において信号線P_T｛Ｔ＝５
〜８）と信号線n_Tとの間のＰチヤンネルFETの
位置を、接続してあるFETを取り除き、接続し
てない位置に全てFETを接続するように逆にす
れば、EXNORゲートを取り除くことができる。
又、バイポーラトランジスタとFETとで同じ導
電型を用いたため、デコーダの出力とその反転信
号で各々を制御したが、逆導電型を用いれば同じ
信号で双方を制御できる。更に、バイポーラトラ
ンジスタのみ、あるいはFETのみでも構成する
ことは可能である。 By the way, although the EXNOR gate was used in the above embodiment, the signal line P _T {T=5
The EXNOR gate can be removed by reversing the position of the P channel FET between ~8) and the signal line _nT by removing the connected FET and connecting all the FETs to the unconnected positions. I can do it.
Furthermore, since the same conductivity type was used for the bipolar transistor and the FET, each was controlled by the output of the decoder and its inverted signal, but if opposite conductivity types were used, both could be controlled by the same signal. Furthermore, it is possible to configure only bipolar transistors or only FETs.

(ヘ) 考案の効果本考案による表示駆動回路は、セグメント表示
とドツト表示を選択的に行なえるだけでなく、簡
単な構成で、少ない出力端子数で多くのドツト表
示を実現させることができる。従つて、IC化し
た場合には、ブランキング機能やラツチ機能を付
加しても、小さなパーケージに収めることがで
き、多用途、経済的なICを実現することが可能
となる。(f) Effects of the invention The display drive circuit according to the invention not only can selectively perform segment display and dot display, but also can realize a large number of dot displays with a simple configuration and a small number of output terminals. Therefore, when converted into an IC, even if a blanking function or a latching function is added, it can be housed in a small package, making it possible to realize a versatile and economical IC.

[Brief explanation of the drawing]

第１図は本考案の実施例を示す回路図、第２図
はANDROMの部分詳細回路図、第３図は
ORROMの部分詳細回路図、第４図は入力と出
力あるいは表示との関係を示す図である。主な図番の説明、１ａ，１ｂ…１ｅ……入力端
子、４……ANDROM、５……ORROM、７…
…選択信号SEL入力端子、８ａ，８ｂ…８ｈ……
NPNトランジスタ、９ａ，９ｂ…９ｈ……出力
端子、１０ａ，１０ｂ…１０ｈ……Ｎチヤンネル
FET。 Figure 1 is a circuit diagram showing an embodiment of the present invention, Figure 2 is a partial detailed circuit diagram of ANDROM, and Figure 3 is a circuit diagram showing an embodiment of the present invention.
FIG. 4, a partial detailed circuit diagram of the ORROM, is a diagram showing the relationship between input and output or display. Explanation of main drawing numbers, 1a, 1b...1e...input terminal, 4...ANDROM, 5...ORROM, 7...
...Selection signal SEL input terminal, 8a, 8b...8h...
NPN transistor, 9a, 9b...9h...output terminal, 10a, 10b...10h...N channel
FET.

Claims

[Scope of utility model registration request]

first and second decoders that decode a binary signal into a segment signal and a dot matrix signal, respectively; a selection circuit that selects an output signal of either the first or second decoder based on a selection signal; and a display drive. A plurality of output terminals for outputting signals, and a first potential that is turned on and off according to the output signal of a decoder connected to each of all the output terminals and selected by the selection circuit, and a first potential of all the output terminals. a first output circuit consisting of a plurality of first switching circuits leading to each of the plurality of first switching circuits; A second switching circuit comprising a plurality of predetermined second switching circuits that turn on and off in a complementary manner to the first switching circuit and guide a second potential to each of the plurality of predetermined output terminals.
and an output circuit that outputs a display drive signal for segment display from the plurality of output terminals according to the selection signal, and outputs a display drive signal for dot matrix display from a predetermined plurality of output terminals among the plurality of output terminals. A display driving circuit characterized in that it can output from the terminal and the remaining output terminals to row electrodes and column electrodes of the dot matrix display, respectively.