JPH01189093A

JPH01189093A - Digital delay circuit

Info

Publication number: JPH01189093A
Application number: JP63013343A
Authority: JP
Inventors: Hiroshi Hiroi; 拾井　央
Original assignee: Onkyo Corp
Current assignee: Onkyo Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-28

Abstract

PURPOSE:To make unnecessary a huge hardware by successively reading data stored with the help of address designating output formed by means of the output of an address setting circuit and successively writing the input data into an address. CONSTITUTION:A counter circuit 3 successively counts a clock, produces the counting outputs [Kn-1, Kn-2...K0] at (n) bits, an address setting circuit 4 outputs the address setting outputs [Sn-1, Sn-2...S0] at the (n) bits, the both outputs are added by an adder circuit 5, and the added outputs [An-1, An-2...A0] are produced. A multiplexer circuit 6 replaces a higher-order n-k bit out of the MSB of the output of the circuit 5 with the higher-order n-k bit out of the MSB of the address setting output of the circuit 4, and the address designating outputs [Sn-1...S0] of the memory 1 are outputted. The address designating outputs are applied to the memory 1, the stored data are read, and the input data are successively written into the address.

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル遅延素子としてメモリを利用したデ
ジタル遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital delay circuit using a memory as a digital delay element.

［従来の技術］デジタル遅延素子としてメモリを利用したデジタル遅延
回路は、第４図のような構成を有する。[Prior Art] A digital delay circuit using a memory as a digital delay element has a configuration as shown in FIG.

図において説明する。This will be explained in the figure.

１はｍヒツｌ〜で表わされるアドレス［Ｎ０］　　　（［０００・・・・・・００１　）［Ｎ
１　］　　　（［０００・・・・・・０１］）［Ｎ口　
］［Ｎｚ−１］　　（［１１１・・・・・・１０］）［Ｎ
ｚ］　　　（［１１１・・・・・・１１］）をしつメモ
リ、２はこのメモリ１にデータの出き込み、読み出しを
行うデータ人出乃回路である。1 is the address [N0] ([000...001) [N
1 ] ([000...01]) [N mouth
] [Nz-1] ([111...10]) [N
z] ([111 . . . 11]) is a memory, and 2 is a data output circuit that reads and writes data to and from the memory 1.

９はアドレスカウンタ回路、１０はこのアドレスカウン
タ回路９に初期値ｎ（ｎ：任意数）を設定する初期値設
定回路である。Reference numeral 9 represents an address counter circuit, and reference numeral 10 represents an initial value setting circuit for setting an initial value n (n: arbitrary number) to the address counter circuit 9.

上記アドレスカウンタ回路９は、設定された任意数ｎを
初期値としてクロック入力端子９ａに入力されるクロッ
ク（たとえば、デジタルオーディオ機器ではリーンプリ
ングクロック　４４．１ＫＩＩＺ　）を順次力ｒクント
し、フルカラン１〜になった時点で初期値ｎから再度カ
ウントを開始して、そのカランｌへ出力ｎ、ｎ＋１−−・−Ｚ−１、ｚ、ｎ・・・によって上記
メモリ１のアドレスＮｎ　１Ｎｎ＋１−−−−−−ＮＺ−１、Ｎｚ　、　Ｎ
ｎ　−・・をれそれぞれ指定する。The address counter circuit 9 sequentially outputs a clock input to the clock input terminal 9a (for example, a lean-pulling clock 44.1KIIZ in a digital audio device) using a set arbitrary number n as an initial value, and outputs a full number of clocks 1 to 1. When the count is reached, the count is started again from the initial value n, and the address Nn 1Nn+1----- of the memory 1 is outputted to that callan l by using the address Nn 1Nn+1---Z-1, z, n... --NZ-1, Nz, N
Specify n -... respectively.

したがって、メモリ１のアドレスは、クロック毎に＋１
して、Ｎｎ　、　Ｎｎ＋１−−−−−−ＮＺ−１、Ｎｚのよう
に指定され、最後の７１〜レスＮＺから最初のアドレス
Ｎｎへリターンして、上記の動作を繰り返ず。Therefore, the address of memory 1 is +1 every clock.
Then, it is specified as Nn, Nn+1-------NZ-1, Nz, returns from the last 71~response NZ to the first address Nn, and repeats the above operation.

そして、メモリ１では、上記カウント出力によって指定
されたアドレスＮｎ　、　Ｎｎ＋１−−−−−・ＮＺ−１、ＮＺ　ＳＮ
ｎ　・・・に記憶された一巡前のデータ［）ｎ　、　［）ｎ＋１−−−・−ＤＺ−１、ＤＺが順
次読み出されるとともに、このアドレスに入力データ［）ｚ−１、［）ｚ＋２−−−−−−Ｄ２Ｚ−１１、（
）２ｚ−ｎ＋１か順次書さ込まれる。Then, in memory 1, the addresses Nn, Nn+1--NZ-1, NZ SN specified by the above count output are
The previous data [)n, [)n+1---...-DZ-1, DZ stored in n... are read out sequentially, and the input data [)z-1, [)z+2-] is stored at this address. ------D2Z-11, (
)2z−n+1 are written sequentially.

したがって、メモリ１のアドレス、読み出しデータおよ
び書ぎ込みデータとの関係は次のようになる。Therefore, the relationship between the address of memory 1, read data, and write data is as follows.

すなわち、入力データは、メモリ１の上記アドレスカウ
ンタ回路８のカウント出力によって指定されたアドレス
に順次書き込まれ、上記アドレスカウンタ回路８のカウ
ントが一巡した後、記憶されたデータが順次読み出され
るから、結局、入力データの遅延量は、クロックの周期
をしとげると、（ｚ−ｎ＋１）−ｔとなる。That is, the input data is sequentially written to the addresses specified by the count output of the address counter circuit 8 of the memory 1, and after the count of the address counter circuit 8 has completed one cycle, the stored data is sequentially read out. , the amount of delay of input data becomes (z-n+1)-t when the clock cycle is completed.

［発明が解決しようとする課題］以上の構成は、メモリ１の近延ｍに応じたメモリ領域を
設定するために、アドレスカウンタ回路８および初期値
設定回路９を必要とする。[Problems to be Solved by the Invention] The above configuration requires the address counter circuit 8 and the initial value setting circuit 9 in order to set the memory area according to the area m of the memory 1.

したがって、メモリ１を分割し、この分割したメモリ部
分で蕃々の遅延量に応じたメモリ領域を設定する場合、
各メモリ部分で」−記のアドレスカウンタ回路８および
初期値設定回路９をそれぞれ必要とし、また、メモリ１
の分割方法が統一されていない場合は、メモリ１を分割
し、制御覆るためのハードウェアが膨大なものとなる。Therefore, when dividing memory 1 and setting a memory area according to the amount of delay of each partition in the divided memory parts,
Each memory section requires an address counter circuit 8 and an initial value setting circuit 9 as shown in "-".
If the method of dividing the memory 1 is not unified, the amount of hardware required to divide and control the memory 1 will be enormous.

［課題を解決するための手段１代表的な実施例を示す第１図および第２図において説明
すると、本発明は、 ■　メモリ１と、 ■　クロックを順次カウンタ回路、ｎピッ１〜のカウン
ト出力［Ｋｎ−Ｉ　Ｋｎ−２−Ｋｋ　Ｋｋ−１−ＫＩ　Ｋ０］
を出力するカウンタ回路３と、 ■　ｎビットのアドレス設定出力［Ｓｎ−Ｉ　５ｎ−２−８ｋ　５ｋ−１・Ｓ　１　Ｓｏ
　］を出力するアドレス設定回路４と、 ■　上記カウンタ回路３のカラン１〜出力とアドレス設
定回路４のアドレス設定出力とを加粋して、ｎピッ１へ
の加算出力［△ｎ−Ｉ　Ａｎ−２−＝Ａｋ　Ａｋ−１−Ａｔ　Ａ０
］を出力する加算回路５と、 ■　この加算回路５のｎピッ１〜の７Ｊ［Ｉ　Ｉｉ出）
ＪのＭＳＳ　（）ｆｏｓｔ　５１ｇｎ１ｆｉｃａｎｔ　
Ｂｉｔ　）から上位（ｎ−ｋ）ビットを上記アドレス設
定回路４のｎビットのアドレス設定出力のＭＳＢから十
位（ｎ−ｋ）ビットに入れ換えて、上記メモリ１のアド
レスを指定するアドレス指定出力［Ｓｎ−Ｉ　５ｎ−２−８ｋ　Ａｋ−１−＝Ａ１Ａ０］
を出力覆るマルチプレ９９回路６と、からなり、上記メモリ１の上記アドレス指定出力［Ｓｎ−Ｉ　５ｎ−２−３ｋ　Ａｋ−１−＝ＡＩ　Ａ０
］によって指定されるアドレスから記憶されたデー−９
ｎ　、［）ｎ＋１−−−−−−ＤＺ−１、ＤＺ　・・・
を順次読み出すとともに、このアドレスにパノＪデーターＤＺ＋１　、［）Ｚ＋２−・−・Ｄ２Ｚ−ｎ、　Ｄ２
Ｚ−ｒＭｌ−・・を順次書ぎ込む、ことを特徴とするものでおる。[Means for Solving the Problem 1] To explain with reference to FIGS. 1 and 2 showing a typical embodiment, the present invention comprises: (1) a memory 1, (2) a clock sequential counter circuit, and a count output of n pins 1 to 1. [Kn-I Kn-2-Kk Kk-1-KI K0]
Counter circuit 3 outputs n-bit address setting output [Sn-I 5n-2-8k 5k-1・S 1 So
], and ■ Adds the output of the counter circuit 3 to the address setting output of the address setting circuit 4 and outputs an addition to the n pin 1 [△n-I An- 2-=Ak Ak-1-At A0
], and ■ 7J of n pins 1 to 7J [I Ii output] of this adder circuit 5.
J's MSS ()fost 51gn1ficant
The upper (n-k) bits from the n-bit address setting output of the address setting circuit 4 are replaced with the tenth (n-k) bits from the MSB of the n-bit address setting output of the address setting circuit 4, and an address designation output [ Sn-I 5n-2-8k Ak-1-=A1A0]
and a multiplayer 99 circuit 6 that outputs the address designation output of the memory 1 [Sn-I 5n-2-3k Ak-1-=AI A0
] Data stored from the address specified by -9
n, [)n+1---DZ-1, DZ...
are sequentially read out, and the pano J data DZ+1, [)Z+2-...D2Z-n, D2 are read out sequentially at this address.
It is characterized by sequentially writing Z-rMl-.

［作用］上記アドレス設定出力、カウント出力、加粋出ツバアド
レス指定出力の各出力は、図式すると第２図のようにな
る。[Function] The outputs of the address setting output, count output, and add-on collar address designation output are diagrammatically shown in FIG. 2.

上記アドレス指定出力（第２図（ｅ）−［Ｓｎ−Ｉ　　
５ｎ−２・　Ｓｋ　　Ａｋ−１・・・ＡＩ　　Ａｏ　１
のＭＳＢから上位（ｎ−ｋ）　ヒラｈ［Ｓｎ−Ｉ　５ｎ−２・Ｓｋ　］の部分は、上記アドレス設定出力のＭＳＢがら上位（ｎ
−ｋ）ビット［Ｓｎ−Ｉ　５ｎ−２・３ｋ　］によって定まる固定部分で必って、残余の下位ビン１〜［Ａｋ−Ｉ　Ａｋ−２・・・・・・ＡＩ　Ａ０］の部分
は、上記加算出力（第２図（Ｃ）［Ａｎ−Ｉ　Ａｎ−２
・Ａｋ　Ａｋ−１−ＡＩ　Ａ０］のＭＳＳから上位（ｎ
−ｋ）ビットを除いた下位ビンＩ・［Δに−Ｉ　Ａｋ−２・・・・・・ＡＩ　Ａ０］にＪ：
つて定まり、変化する部分である。The above address designation output (Fig. 2(e) - [Sn-I
5n-2・Sk Ak-1...AI Ao 1
The upper (n-k) part from the MSB of the above address setting output is the upper (n-k)
-k) The fixed part determined by the bit [Sn-I 5n-2・3k], and the remaining lower bins 1 to [Ak-I Ak-2...AI A0] are as described above. Addition output (Figure 2 (C) [An-I An-2
・Ak Ak-1-AI A0] from MSS to upper (n
-k) Lower bin I excluding bits [Δ to -I Ak-2...AI A0] to J:
It is a part that is fixed and changes.

したがって、上記アドレス指定出力は、上記クロックの
カウント出力に対応して、［Ｓｎ−Ｉ　　５ｎ−２−−−−−−８ｋ　　ＯＯＯ・
　＝−００］［Ｓｎ−Ｉ　５ｎ−２−−−−−−３ｋ　
０００・−・・−０１１［Ｓｎ−Ｉ　５ｎ−２−−−−
−・８１＜　１１１・−−−−−１０］［Ｓｎ−Ｉ　５
ｎ−２−−−・−３ｋ　１１１　・−−−−−１１］の
ように変化し、この変化範囲（領域）でデータの読み出
し、書き込みが行なわれるすなわら、上記アドレス指定出力［Ｓｎ−Ｉ　５ｎ−２−８ｋ　Ａｋ−１−ＡＩ　Ａ０］
のＭＳＳから上位（ｎ−ｋ）ビット［Ｓｎ−Ｉ　５ｎ−２−３ｋ　］の部分によってメモリ１の初期アドレスが指定され、残
余の下位ビット［Ａｋ−１・・・ＡＩ　Ａ０］の部分によって、データの読み出し、出ぎ込みが行なわ
れる領域が指定される。Therefore, the addressing output is [Sn-I 5n-2------8k OOO・
=-00] [Sn-I 5n-2---3k
000...-011 [Sn-I 5n-2----
-・81<111・----10][Sn-I 5
n−2−−・−3k 111 ・−−−−−11], and data reading and writing are performed within this change range (region). I 5n-2-8k Ak-1-AI A0]
The initial address of memory 1 is specified by the upper (n-k) bits [Sn-I 5n-2-3k] from the MSS, and the remaining lower bits [Ak-1...AI A0] The area in which data is read and output is specified.

その結果、上記アドレス設定出力のＭＳＢから上位（ｎ
−ｋ）ピッ１へ［Ｓｎ−Ｉ　５ｎ−２・Ｓｋ　］を設定することにより、メモリ１の初期アドレスが指定
され、そして、この初期アドレスから残余の下位ビット［Ａｋ−１・・・ＡＩ　Ａ０］の部分によって定まる領域で、データの読み出し、書き
込みが行なわれ、データの遅延量が定まる。As a result, the upper (n
-k) By setting [Sn-I 5n-2·Sk ] to pin 1, the initial address of memory 1 is specified, and from this initial address, the remaining lower bits [Ak-1...AI A0 ] Data is read and written in the area determined by the portion , and the amount of data delay is determined.

また、上記アドレス設定出力とその上位（ｎ−ｋ）ビッ
トを任意に設定することにより、メモリ１の任意の領域
を確保できるとともに、この領域を使用してデータの遅
延を行なうことができる。Further, by arbitrarily setting the address setting output and its upper (n-k) bits, an arbitrary area of the memory 1 can be secured, and this area can be used to delay data.

また、上記アドレス指定出力［Ｓｎ−Ｉ　５ｎ−２・５ｋＡｋ−１・ＡＩ　ＡＣ）　
］として、２つのアドレス指定出力Ａ１、Ａ２Ａｌ　　
［Ｓｎ−Ｉ　５ｎ−２・Ｓｋ　Ｃｋ−１−ＣＩ　Ｃ０］
Ａ２　　［Ｓｎ−Ｉ　５ｎ−２−３ｋ　Ｄｋ−１、−Ｄ
ｉ　Ｄ０］を設定し、メモリ１の［Ｓｎ−Ｉ　５ｎ−２−−・−８ｋ　Ｏｏｏ・・・・・
・Ｏ０］［Ｓｎ−Ｉ　５ｎ−２−−−−−−８ｋ　００
０−＝−０１］［Ｓｎ−Ｉ　５ｎ−２−−−−−−８ｋ
１１１　・−−−−−１０］［Ｓｎ−Ｉ　５ｎ−２−＝
Ｓｋ　１１１　＝　１１　］の領域内の上記アドレス指
定出力Ａ１、Ａ２によって定まる２つの領域を時分割で
使用してデータの遅延を行なうことにより、上記アドレ
ス指定出力Ａｌ、Ａ２によって定まるアドレス距離（Ａ
２−Ａ１）に相当する遅延量の差をもつ２つの遅延デー
タを得ることができる。In addition, the above address specification output [Sn-I 5n-2・5kAk-1・AI AC)
], the two addressing outputs A1, A2Al
[Sn-I 5n-2・Sk Ck-1-CI C0]
A2 [Sn-I 5n-2-3k Dk-1, -D
i D0] and set [Sn-I 5n-2---8k Ooo...] in memory 1.
・O0] [Sn-I 5n-2---8k 00
0-=-01][Sn-I 5n-2---8k
111 ・-----10] [Sn-I 5n-2-=
Sk 111 = 11 ] By using two areas defined by the addressing outputs A1 and A2 in a time-sharing manner to delay data, the address distance (A
Two pieces of delay data having a difference in delay amount corresponding to 2-A1) can be obtained.

［実施例］第１の実施例：代表的な実施例を示す第１図および第２図において説明
する。[Example] First Example: A typical example will be explained with reference to FIG. 1 and FIG. 2.

１はｍビットで表わされるアドレス［Ｎｚ　Ｎｚ−１・Ｎｎ　Ｎｎ−１・Ｎ　１　Ｎ０］を
もつメモリ、２はこのメモリ１にデータの書き込み、読
み出しを行うデータ入出力回路である。1 is a memory having an address [Nz Nz-1.Nn Nn-1.N 1 N0] expressed by m bits; 2 is a data input/output circuit for writing and reading data into the memory 1;

３はクロックを順次カウントし、ｎビットのカウント出
力（第２図（ｂ））［Ｋｎ−Ｉ　Ｋｎ−２・Ｋｋ　Ｋｋ−１・Ｋ　１　Ｋ０
］を出力するカウンタ回路である。3 sequentially counts the clock and outputs an n-bit count (Figure 2 (b)) [Kn-I Kn-2・Kk Kk-1・K 1 K0
] This is a counter circuit that outputs .

４はｎビットのアドレス設定出力（第２図（ａ））［Ｓ
ｎ−Ｉ　５ｎ−２−３ｋ　５ｋ−１・Ｓ　１Ｓ０］を出
力するアドレス設定回路である。4 is the n-bit address setting output (Fig. 2(a)) [S
n-I 5n-2-3k 5k-1·S 1S0].

５は上記カウンタ回路３のカウント出力とアドレス設定
回路４のアドレス設定出力とを加算して、゛ｎビットの
加算出力（第２図（Ｃ）〉［Ａｎ−Ｉ　Ａｎ−２−Ａｋ
　Ａｋ−１・Ａｔ　Ａ０］を出力する加算回路である。5 adds the count output of the counter circuit 3 and the address setting output of the address setting circuit 4 to obtain an n-bit addition output (Fig. 2 (C)) [An-I An-2-Ak
This is an adder circuit that outputs [Ak-1·At A0].

６はこの加算回路５のｎビットの加算出力のＭＳＳ　（
Ｈｏ５ｔ　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ　＞から上
位（ｎ−ｋ）ビットを上記アドレス設定回路４のｎビッ
トのアドレス設定出力のＭＳＢから一ヒ位（ｎ−ｋ）ピ
ッ］〜に入れ換えて、上記メモリ１のアドレス指定出力
（第２図　（ｅ））［Ｓｎ−Ｉ　　５ｎ−２−３ｋ　　Ａｋ−１・・・ＡＩ
　　Ａ０］を出力するマルチプレクサ回路である。6 is the MSS (
The upper (n-k) bits from Ho5t 51gn1ficant Bit > are replaced with the MSB to one h (n-k) bit of the n-bit address setting output of the address setting circuit 4, and the address designation output of the memory 1 is set. (Figure 2 (e)) [Sn-I 5n-2-3k Ak-1...AI
A0].

７はこのマルチプレクサ回路６におけるＭＳＢから上位
（ｎ−ｋ）ビットの入れ換え動作を指定する切換指定出
力（第２図（ｄ））［０００・・・・・・００１１１・・・・・・１１１］
を出力する切換指定回路で、ＭＳＢから上位（ｎ−ｋ）
ビットが［０１で、残余の部分が［１］である。7 is a switching designation output (FIG. 2(d)) that designates the switching operation of the upper (n-k) bits from MSB in this multiplexer circuit 6 [000...00111...111]
This is a switching designation circuit that outputs from MSB to upper (n-k)
The bit is [01] and the remaining part is [1].

上記アドレス指定出力（第２図（ｅ））［Ｓｎ−Ｉ　５
ｎ−２・Ｓｋ　Ａｋ−１−、ＡＩ　Ａ０］のＭＳＳから
上位（ｎ−ｋ）ピッ１〜［Ｓｎ−Ｉ　５ｎ−２−３ｋ　］の部分は、上記アドレス設定出力のＭＳＢから上位（ｎ
−ｋ）ビット［Ｓｎ−Ｉ　５ｎ−２・・・Ｓｋコによって定まる固定部分であって、残余の下位ビット［Ａｋ−Ｉ　Ａｋ−２・・・・・・ＡＩ　Ａ０］の部分
は、上記加算出力（第２図（Ｃ））［Ａｎ−Ｉ　Ａｎ−
２−Ａｋ　Ａｋ−１−Ａｔ　Ａ０］のＭＳＳから上位（
ｎ−ｋ）ビットを除いた下位ビット［Ａｋ−Ｉ　　Ａｋ−２・・・・・・ＡＩ　　Ａ０］に
よって定まり、変化する部分である。The above address designation output (Fig. 2(e)) [Sn-I 5
The upper (n-k) pin 1 to [Sn-I 5n-2-3k] part from the MSS of [Sk Ak-1-, AI A0] is the upper (n
-k) bit [Sn-I 5n-2...Sk] The remaining lower bits [Ak-I Ak-2...AI A0] are the fixed part determined by the above addition. Output (Figure 2 (C)) [An-I An-
2-Ak Ak-1-At A0] from MSS to upper (
This is a part that is determined by the lower bits [Ak-I Ak-2...AI A0] excluding the n-k) bits and changes.

したがって、上記アドレス設定出力は、上記クロックの
カウント出力に対応して、［Ｓｎ−Ｉ　５ｎ−２−−−−−−３ｋ　０００−−−
−−−００］［Ｓｎ−Ｉ　５Ｏ−２−−−−−・Ｓｋ　
０００−−−−−−０’ｌ　］［Ｓｎ−Ｉ　５ｎ−２−
−−−−−３ｋ　１１１　・−・−１０］［Ｓｎ−Ｉ　
５ｎ−２−−−−−−３ｋ　１１１−−・−１１］のよ
うに変化し、この変化範囲（領域）でデータの読み出し
、書き込みが行なわれるすなわち、上記アドレス指定出力［Ｓｎ−Ｉ　５ｎ−２−３ｋ　Ａｋ−１・・・Ａ１Ａ０
］のＭＳＢから上位（ｎ−ｋ）ビット［Ｓｎ−Ｉ　５ｎ−２・Ｓｋ　］の部分によってメモリ１の初期アドレスが指定され、残
余の下位ビット［Ａｋ−１・・・ＡＩ　Ａ０］の部分によって、データの読み出し、書き込みが行なわ
れる領域が指定される。Therefore, the above address setting output corresponds to the count output of the above clock, [Sn-I 5n-2---3k 000----
---00][Sn-I 5O-2-----Sk
000---0'l][Sn-I 5n-2-
------3k 111 ・-・-10] [Sn-I
5n-2-----3k 111--・-11], and data reading and writing are performed within this changing range (area). In other words, the address designation output [Sn-I 5n- 2-3k Ak-1...A1A0
] The initial address of memory 1 is specified by the upper (n-k) bits [Sn-I 5n-2・Sk] from the MSB, and the remaining lower bits [Ak-1...AI A0] , the area where data is to be read and written is specified.

そして、上記メモリ１の上記アドレス指定出力［Ｓｎ−
Ｉ　５ｎ−２・Ｓｋ　Ａｋ−１−Ａｔ　Ａ０］によって
指定されるアドレスから記憶された一巡前のデータ・・・Ｄｏ　、［）ｎ＋１　　・・・・・・ＤＺ−１、
ＤＺ　・・・が上記クロックに同期して順次読み出され
るとともに、このアドレスに入力データ −ＤＺ＋１　、ＤＺ＋２　・−・−Ｄ２ｚ−ｎ、　Ｄ２
ｚ−ｎ＋１−・・が順次書き込まれる。Then, the address designation output [Sn-
I5n-2・SkAk-1-AtA0] Data from the previous cycle stored from the address specified by Do, [)n+1...DZ-1,
DZ... are read out sequentially in synchronization with the above clock, and input data -DZ+1, DZ+2...--D2z-n, D2
z-n+1-... are written sequentially.

なお、本実施例において、メモリ１のピッ１〜数ｍと、
カウンタ回路３、アドレス設定回路４、加算回路５、マ
ルチプレクサ回路６および切換指定回路７のビット数ｎ
との間には、ｍ≧ｎの関係がある。これは、メモリ１の一部または全部の領
域を指定するためである。In addition, in this embodiment, the pitch of the memory 1 is 1 to several m,
Number of bits n of counter circuit 3, address setting circuit 4, adder circuit 5, multiplexer circuit 6 and switching designation circuit 7
There is a relationship of m≧n. This is to specify part or all of the area of the memory 1.

第２の実施例：第３図に示すように、アドレス設定回路として複数の、
たとえば２つのアドレス設定回路４ａ。Second embodiment: As shown in FIG. 3, a plurality of address setting circuits,
For example, two address setting circuits 4a.

４ｂを設け、このアドレス設定回路４ａ　、４ｂによっ
て２つのアドレス指定出力Ａ１、Ａ２　Ａ１［Ｓｎ−Ｉ
　５ｎ−２・Ｓｋ　Ｃｋ−１・ＣＩ　Ｃ０］　　Ａ２［
Ｓｎ−Ｉ　５ｎ−２・Ｓｋ’　Ｄｋ−１、−ＤＩ　Ｄｏ
　］を設定し、メモリ１の［Ｓｎｌ　５ｎ−２−−−・−８ｋ　０００・−・・−
００］［Ｓｎ−Ｉ　５ｎ−２・・−・−３ｋ　０００−
・−０１］［３ｎ−Ｉ　５ｎ−２−・−−−−３ｋ　１
１１−−−−１０　］［Ｓｎ−ｔ　５ｎ−２・−−−−
−３ｋ　１１１−・−１１］の領域内の上記アドレス指
定出力Ａ１、Ａ２によって定まる２つの領域を時分割で
使用してデータの遅延を行なうことにより、上記アドレ
ス指定出力ＡＩ　、Ａ２によって定まるアドレス距離（
Ａ２−八１〉に相当する遅延量の差をもつの遅延データ
を得ることができる。4b, and these address setting circuits 4a and 4b provide two address designation outputs A1 and A2 A1 [Sn-I
5n-2・Sk Ck-1・CI C0] A2[
Sn-I 5n-2・Sk' Dk-1, -DI Do
] and set [Snl 5n-2-----8k 000----
00] [Sn-I 5n-2...-3k 000-
・-01] [3n-I 5n-2-・----3k 1
11----10] [Sn-t 5n-2・----
-3k 111-.-11], the address distance determined by the addressing outputs AI and A2 is delayed by using two areas determined by the addressing outputs A1 and A2 in a time-sharing manner. (
It is possible to obtain delay data having a difference in delay amount corresponding to A2-81>.

図中、８は切換回路である。In the figure, 8 is a switching circuit.

［発明の効果］本発明は、 ■　上記アドレス設定出力のＭＳＢから上位（ｎ−ｋ）
ビット［Ｓｎ−Ｉ　５ｎ−２・Ｓｋ　］を設定することにより、メモリ１の初期アドレスが指定
され、そして、この初期アドレスから残余の下位ビット［Ａｋ−１・・・ＡＩ　Ａ０］の部分によって定まる領域で、データの読み出し、よき
込みが行なわれ、データの遅延量が定まる。[Effects of the Invention] The present invention provides the following advantages: ■ From the MSB to the upper (n-k) of the address setting output
The initial address of memory 1 is specified by setting bit [Sn-I5n-2・Sk], and is determined by the remaining lower bits [Ak-1...AI A0] from this initial address. Data is read and read in the area, and the amount of data delay is determined.

■　上記アドレス設定出力とその上位（ｎ−ｋ）ビット
を任意に設定することにより、メモリ１の任意の領域を
確保できるとともに、この領域を使用してデータの遅延
を行なうことができる。(2) By arbitrarily setting the address setting output and its upper (n-k) bits, an arbitrary area of the memory 1 can be secured, and this area can be used to delay data.

■　ざらに、第３図の実施例によれば、上記アドレス指
定出力として、２つのアドレス指定出力ＡＩ、Ａ２を設
定し、メモリ１の指定されたの領域内の上記アドレス指
定出力Ａ１、Ａ２によって定まる２つの領域を時分割で
使用してデータの遅延を行なうことにより、上記アドレ
ス指定出力Ａ１、Ａ２によって定まるアドレス距離（Ａ
２−ＡＩ　＞に相当する遅延量の差をもつの遅延データ
を得ることができる。Roughly speaking, according to the embodiment shown in FIG. 3, two address designation outputs AI and A2 are set as the address designation outputs, and the address designation outputs A1 and A2 in the designated area of the memory 1 are used as the address designation outputs. By delaying data by using the two determined areas in a time-sharing manner, the address distance (A
It is possible to obtain delay data having a difference in delay amount corresponding to 2-AI>.

■　このため、従来例にお【ブるアドレスカウンタ回路
９および初期値設定回路１０が不要であり、また、メモ
リ１の任意の領域を使用してデータの遅延を行なう場合
にも、従来例におけるような膨大なハードウェアが不要
となる。■ For this reason, the address counter circuit 9 and the initial value setting circuit 10 that are required in the conventional example are not required, and even when using an arbitrary area of the memory 1 to delay data, the conventional example There is no need for such huge amounts of hardware.

[Brief explanation of the drawing]

第１図は本発明のデジタル遅延回路の構成を示す図、第
２図は同、アドレス設定出力、カウント出力、加鋒出力
およびアドレス指定出力を示す図、第３図は同、他の実
施例の構成を示す図、第４図は従来のデジタル遅延回路
の構成を示す図でおる。１・・・・・・メモ１ハ２・・・・・・データ入出力回
路、３・・・・・・カウンタ回路、４・・・・・・アド
レス設定回路、５・・・・・・加算回路、６・・・・・
・マルチプレクサ同格、７・・・・・・切換指定回路。特許出願人　オンキヨー株式会社１　・・・メモリ　　　　　　　　　２・・・−データ
入出力回路３・・・・カウンタ回路　　　　　４　・・
・アドレス設定回路５・・・加算回路　　　　　　　６
・・・・マルチプレクサ同格７・・・・切換囲路十１［ｆｆｌす２．図４１１　　　４ｂ ″ｔ−′５田FIG. 1 is a diagram showing the configuration of the digital delay circuit of the present invention, FIG. 2 is a diagram showing the same, address setting output, count output, adder output, and address designation output, and FIG. 3 is the same, but another embodiment FIG. 4 is a diagram showing the structure of a conventional digital delay circuit. 1... Memo 1c 2... Data input/output circuit, 3... Counter circuit, 4... Address setting circuit, 5... Addition circuit, 6...
・Multiplexer equivalent, 7...Switching designation circuit. Patent applicant: Onkyo Corporation 1...Memory 2...-Data input/output circuit 3...Counter circuit 4...
・Address setting circuit 5...addition circuit 6
...Multiplexer apposition 7...Switching circuit 11 [ffl 2. Figure 411 4b ″t-′5 field

Claims

[Claims] The following configuration requirements (1) to (5): (1) Memory (1); (2) Sequentially counting clocks and n-bit count output [Kn-1Kn-2...・KkKk-1...K1K0
], (3) n-bit address setting output [Sn-1Sn-2...SkSk-1...S1S0
); (4) Adding the count output of the counter circuit (3) and the address setting output of the address setting circuit (4), n
Bit addition output [An-1An-2...AkAk-1...A1A0
], and (5) the MS of the n-bit addition output of this adder circuit (5).
The upper (n-k) bits from B are sent to the above address setting circuit (
4) from the MSB of the n-bit address setting output (
Address designation output [Sn-1Sn-2...SkAk-1...A1A0] which specifies the address of the memory (1) by replacing bits n-k)
]; and a multiplexer circuit (6) that outputs the address designation output [Sn-1Sn-2...SkAk-1...A1A0] of the memory (1).
] A digital delay circuit characterized in that stored data is sequentially read from an address specified by the address, and input data is sequentially written to the address.