JPH01177201A - マイクロ波集積回路用受動回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は複数の伝送線路間の結合機能を有するマイクロ
波集積回路用受動回路装置に関する。 ［従来の技術］ モノリンツクマイクロ波集積回路（以下、ＭＭＩＣとい
う。）は、一般に、シリコン、ガリウムひ素等の半絶縁
性半導体基板上に、トランジスタ、ダイオード等の能動
素子と、インダクタンス、キヤパシタンス、抵抗等から
なる受動回路を同時に集積化したものである。このＭＭ
ＩＣは、従来の受動回路をフォトエッヂフグ法等で誘電
体基板上に形成した後、能動素子や受動素子を実装する
ハイブリッドマイクロ波集積回路に比較して大幅に小型
化することができる。このＭＭｒｃにおいては分布定数
線路がしばしば用いられるか、分布定数線路の長さは波
長の関数であり、該分布定数線路に伝送される信号の周
波数が低いぼどにの分布定数線路の形状が大きくなると
いう問題点があった。 第１１図はマイクロ波帯において一般に用いられている
従来例の１段型Ｙ形電力分配器の回路図である。 第１１図において、信号端子２０＋は特性インビーダン
スＺ０の線路を介して接続点２０４に接続され、該接続
点２０４は特性インピーダンスＺ＋ａＺｏの線路及び特
性インピーダンスＺｔｂＺｏの線路を介してそれぞれ接
続点２０５，２０６に接続される。接続点２０５と２０
６の間には、抵抗値ＲＺＯの抵抗が接続されろ。接続点
２０５は特性インピーダンスＺｔａＺｏの線路、接続点
２０７、及び特性インピーダンスＺ０の線路を介して信
号端子２０２に接続される。接続点２０６は、特性イン
ピーダンスｚ、ｂｚｏの線路、接続点２０８、及び特性
インピーダンスＺ。の線路を介して信号端子２０３に接
続される。 以上のように構成されたＹ形量力分配器において、信号
端子２０＋ないし２０３にそれぞれ特性インピーダンス
Ｚ。の線路が接続され、各信号端子２０！ないし２０３
においてインピーダンス整合状態であるとき、信号端子
２０１から入力される信号は所定の電力比率で２分配さ
れ夏、信号端子２０２及び２０３に出力される。また、
信号端子２０２又は２０３に信号が入力された場合それ
ぞれ、上記人力された信号の一部が信号端子２０■に出
力され、残りの電力を有する信号はすべて抵抗に吸収さ
れて、信号端子２０３又は２０２には信号が出力されな
い。 このように上記Ｙ形量力分配器は、電力の分配機能を有
するとともに、信号端子２０２及び２０３を信号入力端
子とし、信号端子２０１を信号出力端子とする電力の合
成機能を有する。 第１１図のように構成されたＹ形量力分配器における各
線路の特性インピーダンス及び抵抗値についての設計式
は次式のように与えられる。 Ｚ＋ａ＝ｒＫて１＋にワ　　　　　　　・（１）ｚ、ｂ
＝、ｒで「「

【ワ７π７　　　　　・・・（２）Ｚ　ｔ
　ａ　＝　ｒ【　　　　　　　　　　　　・・・（３）
ｚ、ｂ＝ｔ／ｒ「　　　　　　　　　・・・（４）１１
＝（＋　＋にり／Ｋ　　　　　　　　　・・・（５）こ
こで、信号端子２０１から信号を入力した場合において
、信号端子２０２と２０３に出力される信号電力分配比
の値Ｋｏは次式で与えられる。 Ｋｏ＝１／に２　　　　　　　　　　−（６）上記Ｙ形
量力分配器が対称形であり、信号端子２０２及び２０３
に出力される信号の電力比の値が１であるとき、Ｋ＝１
となるので、上記（１）式ないしく５）式は次式のよう
になる。 Ｚ　、ｉｉ＝　Ｚ　、ｂ＝ｒ丁・・・（７）Ｚ　、３＝
　Ｚ　、ｂ＝　１　　　　　　　　　　−　（８）Ｒ＝
２　　　　　　　　　　　　　　　・・・（９）第１２
図は、Ｋ＝１の場合の１段型対称Ｙ形電力分配器の回路
図である。第１２図の対称Ｙ形電力分配器において、分
岐部である接続点２０４と抵抗の接続点２０７間、並び
に接続点２０４と２０８間の長さＱが次式を満足すると
き、上述のように信号端子２０２及び２０３間でアイソ
レーションを有する理想的な動作を行うことが知られて
いる。 （＝（２ｎ’−，１）・λｇ／４　　　　　　　　・・
（１０）ここで、２ｇは管内波長てあり、ｎ＝ｏ、１．
２゜３、・・・である。 上記（１０）式においてｎ＝０のとき、長さρが最小と
なり、 Ｑ＝λｇ／４　　　　　　　　　　　　　　　・・・（
１１）となる。従って、接続点２０４と２０７間及び接
続点２０４と２０８間の長さＱは、最小限λｇ／４の長
さを必要とする。 また、上述のように、１段型Ｙ形電力分配器は動作帯域
が比較的狭いので、広帯域化を行うために、２段以上の
多段化回路も提案されている。 第１３図（Ａ）はコプレナー線路を用いて構成された対
称１段型Ｙ形電力分配器の平面図であり、第１３図（Ｂ
）は第１３図（Ａ）のＡ−Ａ’線についての縦断面図で
ある。 第１３図（Ａ）及び（Ｂ）において、半導体基板ｌ上に
接地導体膜２，３，５．８及び中心導体膜４．６゜７．
９．１０が形成され、各分岐接続部において各接地導体
膜を同電位とするために、各接地導体膜３と５．２と５
のそれぞれ２ケ所と、各接地導体膜３と８、及び２と８
がそれぞれ、半導体膜基板１上に誘電体膜１７を介して
形成された接続用ブリッジ導体膜１６．−１ないし１６
−６を介して接続される。なお、ここで、上記誘電体膜
１７を除去し、上記ブリッジ導体膜＋６−１ないし１６
−６の代わりにエアーブリッジ導体膜を形成するように
してもよい。 中心導体膜４と接地導体膜２，３によって入力コプレナ
ー線路１２が形成され、中心導体膜９と接地導体膜３．
８によって第１の出力コプレナー線路１３が形成され、
中心導体膜！０と接地導体膜２，８によって第２の出力
コプレナー線路１４か形成される。また、中心導体膜６
と接地導体膜３．５によって第１の分岐コプレナー線路
１８が形成され、中心導体膜７と接地導体膜２．５によ
って第２の分岐コプレナー線路１９が形成される。 なお、上記分岐コプレナー線路１８．１９の長さはそれ
ぞれ、管内波長λｇの１／４であり、分岐部における中
心導体膜９と１０間は、半導体膜基板Ｉ内に不純物を注
入して形成された抵抗１１を介して接続される。 例えば入出力コプレナー線路１２ないし１４の特性イン
ピーダンスＺ。を５０Ωとすると、分岐コプレナー線路
１８．１９の特性インピーダンスはそれぞれ７０７Ωと
され、抵抗１１の抵抗値は１００Ωとされる。 以上のように構成することにより、Ｙ形電力分配器をＭ
ＭｒＣにおいて構成することができ、このＹ形電力分配
器を用いてマイクロ波信号の電力の分配及び合成を実現
できる。 第１４図（Ａ）は入出カスロット線路を用いた従来例の
ブランチライン型方向性結合器の平面図であり、第１４
図（Ｂ）は第１４図（Ａ）のＢ−Ｂ’線についての縦断
面図である。 第１４図（Ａ）及び（Ｂ）において、半導体膜基板Ｉ上
に導体膜５０ないし５４が形成される。導体膜５０と５
１間、導体膜５Ｉと５Ｉ間、導体膜５１と５３間、導体
膜５０と５４間、並びに導体膜５１１と５２間の各間隔
は所定の幅Ｗ、に設定され、導体膜５０と５３間、及び
導体膜５３と５２間の各間隔は上記幅ｗ１よりも広い所
定の幅ｗ２に設定される。 ここで、導体膜、５０と５１、導体膜５１と５２、導体
膜５０と５４、並びに導体膜５４と５２の各導体膜の対
によってそれぞれ、特性インピーダンスＺ。を有する入
出カスロット線路５５ないし５８か形成される。また、
導体膜５Ｉと５３、及び導体膜５３と５４の各導体膜の
対によってそれぞれ、特性インピーダンスＺ。及び電気
長λｇ／４を有する分岐スロット線路５９．６０が形成
される。 さらに、導体膜５０と５３、及び導体膜５３と５２の各
導体膜の対によってそ１ｔぞれ、特性インピーダンス、
ｒＴＺｏ及び電気長λｇ／４を有する分岐スロット線路
６１．６２か形成される。 例えば入出カスロット線路５５ないし５８の各特性イン
ピーダンスＺ。を５０Ωとすると、分岐スロット線路５
９．６０の特性インピーダンスＺ。 は５０Ωとされ、分岐スロット線路６１．６２の特性イ
ンピーダンスは７０７Ωとされる。 以上のように構成されたブランチライン型方向性結合器
において、例えばスロット線路５５に入力されたマイク
ロ波信号は、等分に電力分割されてスロット線路５７及
び５８に出力され、スロ。 ト線路５６には上記マイクロ波信号か出力されな［発明
が解決しようとする課題］ 第１３図（Ａ）及び（Ｂ）に示した従来例のコプレナー
線路を用いたＹ形電力分配器においては、７０．７Ωの
特性インピーダンスと電気長λｇ／４を有する２個のコ
プレナー線路１８．１９を形成する必要がある。また、
第１４図（Ａ）及び（Ｂ）に示した従来例のスロット線
路を用いたブランチライン型方向性結合器においては、
５０Ωの特性インピーダンスと電気長λｇ／４を有する
２個の分岐スロット線路５９．６０と、７５Ωの特性イ
ンピーダンスと電気長λｇ／４を有する２個の分岐スロ
ット線路６１，６２を形成する必要がある。 従って、数ＧＨｚのマイクロ波帯の上記Ｙ形電力分配器
及びブランチライン型方向性結合器を実現ずろ場合、上
記電気長λｇ／４は数ｍｍとなり、上記Ｙ型電力分配器
及びブランチライン型方向性結合器の形状が非常に大き
くなり、これによって、上２Ｙ型電力分配器及びブラン
チライン型方向性結合器を含むＭＭｒＣをこれ以上小型
化することができないという課題があった。 本発明の目的は以上の課題を解決し、従来例のＹ型電力
分配器やブランチライン型方向性結合器に比較して、大
幅に小型化することができるマイクロ波集積回路用受動
回路装置を提供することにある。 ［課題を解決するための手段］ 本発明は、半導体基板上に形成された導体膜に複数の間
隙を設けることによりそれぞれ形成される複数の伝送線
路と、上記導体膜の一部の上に誘電体膜を介して形成さ
れるストリップ導体膜と上記導体膜により形成されるマ
イクロストリップ線路とを備え、上記複数の伝送線路と
上記マイクロストリップ線路を電気的に接続したことを
特徴とする。 ［作用］ 上述のように構成し、上記曳数の伝送線路に電気的に接
続される上記マイクロストリップ線路は一般に、コプレ
ナー線路やスロット線路に比べて十分に狭い線路幅を有
し、例えばジグザグ形状で形成可能であるので、上記マ
イクロストリップ線路を、例えばＹ型電力分配器又はブ
ランチライン型方向性結合器等のマイクロ波集積回路用
受動回路のための所定長の分岐線路として用いることに
より、従来例のＹ型電力分配器又はブランチライン型方
向性結合器等のマイクロ波集積回路用受動回路に比較し
て大幅に小型化が可能となる。 「実施例］ 第１の実施例 第１図（Ａ）は本発明の第１の実施例である人出力コプ
レナー線路を備えＭＭＩＣ化されたＹ型電力分配器の平
面図であり、第１図（Ｂ）は第１図（Ａ）のｃ−ｃ’線
についての縦断面図である。第１図（Ａ）及び（Ｂ）に
おいて、第１３図（Ａ）及び（Ｂ）と同一のらのについ
ては同一の符号をイ＝ｊしている。 第１図（Ａ）及び（Ｂ）において、半導体基板Ｉ上の図
上左側中央部に所定幅を有する帯形状の中心導体膜４が
形成され、半導体基板Ｉ上の図上上、側中央部に所定幅
を有する帯形状の中心導体膜９が形成される。上記中心
導体膜９と対向する半導体基板！上の図上下側中央部に
、所定幅を有する帯形状の中心導体膜１０が中心導体膜
９と所定間隔離れて形成される。 接地導体膜２が、中心導体膜４及び１０とそれぞれ所定
間隔離れて半導体基板ｌ上に形成され、接地導体膜３が
、中心導体膜４及び９と所定間隔離れてかつ上記接地導
体膜２と対向して半導体基板ｌ上に形成される。上記接
地導体膜２及び３は半導体基板ｌの略中央部において接
続され、ともに一体膜に形成される。ここで、接地導体
膜３と８、並びに接地導体膜２と８はそれぞれ、中心導
体膜９及び１０の端部近傍において、第１３図（Ａ）及
び（Ｂ）に示した従来例と同様に、ブリッジ導体１６−
５．１６−６を介して接続される。上記ブリッジ導体＋
６−５．１６−６はそれぞれ、半導体基板ｌ上に形成さ
れた誘電体膜１７上に形成される。 上記中心導体膜４と接地導体膜２．３によって入力コプ
レナー線路１２を構成し、上記中心導体膜９と接地導体
膜３．８によって出力コプレナー線路Ｉ３を形成し、上
記中心導体膜ＩＯと接地導体膜２，８によって出力コプ
レナー線路１４を構成する。 中心導体膜９の端部９ａと中心導体膜ＩＯの端部１Ｏａ
間の半導体基板ｌ内に不純物を注入することによって抵
抗ｊｌが形成され、該抵抗ＩＩが上記中心導体膜９と中
心導体膜１０間に接続される。 接地導体膜２，３上、中心導体膜９，１０の各端部９ａ
、ＩＯａ上、並びに、該各端部９ａ、ｌＯａの近傍の半
導体基板１上に、誘電体膜２０が形成されろ。それぞれ
所定の幅Ｗ、。と所定長を有ずろジグザグ形状の薄膜ス
トリップ導体膜２１．２２が誘電体膜２０上に形成され
る。ストリップ導体膜２１．２２の各端部２１ａ、２２
ａはともに接続されるとともに、半導体基板ｌ上及び誘
電体膜２０上に形成されるテーパー導体４ａを介して中
心導体膜４に接続される。ストリップ導体膜２１の端部
２１ｂは中心導体膜９の端部９ａに接続され、ストリッ
プ導体膜２２の端部２２ｂは中心導体膜ＩＯの端部１０
ａに接続される。 以上のように構成することにより、上記接地導体膜３と
ストリップ導体膜２■によって第１の薄膜マイクロスト
リップ線路を摺成し、また、上記接地導体膜２とストリ
ップ導体膜２２によって第２の薄膜マイクロストリップ
線路を構成する。また、上記第１と第２のマイクロスト
リップ線路はそれぞれ、コプレナー線路１２と１３間に
電気的に接続される第１の分岐線路、並びにコプレナー
線路１２と１４間に電気的に接続される第２の分岐線路
を構成する。従って、第１図（Ａ）及び（Ｂ）の回路は
、第１３図（Ａ）及び（Ｂ）に示した従来例のＹ型電力
分配器と等価なＹ型電力分配器を構成する。このＹ型電
力分配器において、例えば人力コプレナー線路１２に入
力されたマイクロ波信号は等分に電力分配されて出力コ
プレナー線路１３及び１４に出力される。 例えば入出力コプレナー線路１２ないし１４の特性イン
ピーダンスを５０Ωとした場合、公知の通り上記第１及
び第２のマイクロストリップ線路の特性インピーダンス
は７０，７Ωとされ、上記第１と第２のマイクロストリ
ップ線路の電気長は管内波長の１／４とされる。 上述のように、薄膜ストリップ導体膜２】、２２をジグ
ザグ形状で形成することにより、管内波長の１／４波長
の電気長を有する第１及び第２の薄膜マイクロストリッ
プ線路のそれぞれを、−辺が数１００μｍの正方形状の
基板内に形成することができる。従って、Ｙ型電力分配
器を、」二記第１及び第２の薄膜マイクロストリップ線
路を用いて構成することにより、第１３図（Ａ）及びＣ
Ｂ）に示した従来例のＹ型電力分配器に比較して大幅に
小型化されたＹ型電力分配器を実現できる。 第２の実施例 第２図は本発明の第２の実施例である人出カスロット線
路を備えＭＭＩＣ化されたＹ型電力分配器の平面図であ
る。第２図において、第１図（Ａ）及び（Ｂ）と同一の
ものについては同一の符号を付している。 第２の実施例のＹ型１１７分配器においては、第１図の
実施例の入出力コプレナー線路に代わって入出カスロッ
ト線路を備える。 第２図において、半導体基板Ｉ上の図上中央部に略長方
形状の導体膜２４が形成され、半導体基板１上の図上左
下部に略長方形状の導体膜２３が導体膜２４と所定間隔
離れて形成される。また、半導体基板Ｉ上の図上布上部
に略三角形状の導体膜２５が上記導体膜２４と所定間隔
離れて形成され、半導体基板ｌ上の図上布下部に略三角
形状の導体膜２６が上記導体膜２４と所定間隔離れて形
成される。 上記導体膜２３と２４によってスロット線路２７を構成
し、上記導体膜２４と２５によってスロット線路２８を
構成し、上記導体膜２４と２６によってスロット線路２
９を構成する。 上記導体膜２５の端部２５ａと導体膜２６の端部２６ａ
間の半導体基板１内に不純物を注入することによって抵
抗１１が形成され、該抵抗１１が上記導体膜２５と導体
膜２６間に接続される。 導体膜２４上、導体膜２５．２６の各端部２５ａ。 ２６ａ上、並びに、該各端部２５ａ、２６ａの近傍の半
導体基板Ｉ上に、誘電体膜２０が第１の実施例と同様に
形成される。さらに、それぞれ所定の幅ＷＩＧと所定長
を有するジグザグ形状の薄膜ストリップ導体膜２１．２
２が誘電体膜２０上に形成される。ストリップ導体膜２
１．２２の各端＄２１ａ。 ２２ａはともに接続されるとともに、半導体基板１上及
び誘電体膜２０上に形成されるテーパー導体２３ａを介
して導体膜２３に接続される。ストリップ導体膜２１の
端部２１ｂは中心導体膜２５の端部２５ａに接続され、
ストリップ導体膜２２の端部２２ｂは中心導体膜２６の
端部２６ａに接続される。 以上のように構成することにより、上記導体膜２４とス
トリップ導体膜２１によって第１の薄膜マイクロストリ
ップ、線路を構成し、まｆこ、上記導体膜２４とストリ
ップ導体膜２２によって第２の薄膜マイクロストリップ
線路を構成する。また、上記第１と第２のアイクロスト
リップ線路はそれぞれ、スロット線路２７と２８間に電
気的に接続される第１の分岐線路、並びにスロット線路
２７と２９間に電気的に接続される第２の分岐線路を構
成する。従って、第２図の回路は、第１３図（Ａ）及び
（Ｂ）に示した従来例のＹ型電力分配器と等価なＹ型電
力分配器を構成する。 例えば入出カスロット線路２７ないし２９の特性インピ
ーダンスを５０Ωとした場合、公知の通り上記第１及び
第２のマイクロストリップ線路の特性インピーダンスは
７０．７Ωとされ、上記第１と第２のマイクロストリッ
プ線路の電気長は管内波長の１／４とされる。 以上のように構成した第２の実施例のＹ型電力分配器は
、第１の実施例と同様の作用及び効果を有する。 第３の実施例 第３図は本発明の第３の実施例である入力コプレナー線
路と出力スロット線路を備えＭＭＩＣ化されたＹ型電力
分配器の平面図である。第３図において、第１図（Ａ）
及び（Ｂ）、並びに第２図と同一のものについては同一
の符号を付している。 第３の実施例のＹ型電力分配器においては、第１図の実
施例の２個の出力コプレナー線路に代わって２（［！！
Ｉの出力スロット線路を備える。 第３図において、接地導体膜２及び３、並びに中心導体
膜１２が第１の実施例と同様に、半導体基板１上に形成
され、導体膜２５及び２６が第２の実施例と同様に半導
体基板上に形成される。従って、中心導体膜Ｉ２と接地
導体膜２，３によって入力コプレナー線路１２を構成し
、導体膜３及び２５によって出力スロット線路３０を構
成し、導体膜２及び２６によって出力スロット線路３１
を構成する。 さらｊこ、抵抗１１が第１及び第２の実施例と同様に形
成される。 接地導体膜２，３上、導体膜２５．２６の各端部２５ａ
、２６ａ上、並びに、該各端部２５ａ、２６ａの近傍の
半導体基板ｌ上に、誘電体膜２０が第１の実施例と同様
に形成される。さらに、それぞれ所定の幅ＷＩｏと所定
長を有するジグザグ形状の薄膜ストリップ導体膜２１，
２２が誘電体膜２０上に形伐される。ストリップ導体膜
２１，２２の各端部２１ａ、２２ａはとらに接続される
とともに、半導体基板ｌ上及び誘電体膜２０上に形成さ
れるテーパー導体４ａを介して中心導体膜１２に接続さ
れる。ストリップ導体膜２１の端部２１ｂは中心導体膜
２５の端部２５ａに接続され、ストリップ導体膜２２の
端部２２ｂは中心導体膜２６の端部２６ａに接続される
。 以上のように構成することにより、上記接地導体ル１３
とストリップ導体膜２１によって第１の薄膜マイクロス
トリップ線路を構成し、また、上記接地導体膜２とスト
リップ導体膜２２によって第２の薄膜マイクロストリッ
プ線路を構成する。また、上記第１と第２のマイクロス
トリップ線路はそれぞれ、コプレナー線路１２とスロッ
ト線路３０間に電気的に接続される第１の分岐線路、並
びにコプレナー線路１２とスロット線路３１間に電気的
に接続される第２の分岐線路を構成する。従って、第３
図の回路は、第１３図（Ａ）及び（Ｂ）に示しｆコ従来
例のＹ型電力分配２３と等価なＹ型電力分配器を構成す
る。 例えば入力コプレナー線路１２及び出力スロット線路３
０．３１の特性インピーダンスを５０Ωとした場合、公
知の通り上記第１及び第２のマイクロストリップ線路の
特性インピーダンスは７０゜７Ωとされ、上記第１と第
２のマイクロストリップ線路の電気長は管内波長の１／
４とされる。 以上のように構成した第３の実施例のＹ型電力分配器は
、第１及び第２の実施例と同様の作用及び効果を有する
。 第４の実施例 第４図は本発明の第４の実施例である人出力コプレナー
線路を備えＭＭＴＣ化されたブランチライン型方向性結
合器の平面図である。第４図において、１１４図（Ａ）
及び（Ｂ）と同一のものについては同一の符号を付して
いる。 第４図において、半導体基板１上に所定幅を有する帯形
状の中心導体膜６１ないし６４が形成され、ここで、各
導体膜６Ｉないし６４は、長方形状の半導体基板Ｉ上の
各辺において他の導体膜又はリード線と接続するための
接続端を有するように形成される。テーパー導体膜６１
ａないし６４ａがそれぞれ、導体膜６１ないし６４とそ
れぞれストリップ導体膜７Ｉ−１ないし７１−４を接続
するように半導体基板ｌ上に形成される。さらに、半導
体基板１の概ね全面上に接地導体膜６０が、上記導体膜
６１ないし６４及びテーパー導体膜６１ａないし６４ａ
と所定間隔離れて形成されろ。 上記導体膜６１と、該導体膜６Ｉの両側に所定間隔離れ
て形成される接地導体膜６０によって、第１のコプレナ
ー線路６５を構成し、上記導体膜６２と、該導体膜６２
の両側に所定間隔離れて形成される接地導体膜６０によ
って、第２のコプレナー線路６６を構成する。また、上
記導体膜６３と、該導体膜６３の両側に所定間隔離れて
形成される接地導体膜６０によって、第３のコプレナー
線路６７を構成し、上記導体膜６４と、該導体膜６４の
両側に所定間隔離れて形成される接地導体膜６０によっ
て、第４のコプレナー線路６８を構成する。 接地導体膜６０の図上略中央部上、並びにテーパー導体
膜６１ａないし６４ａの基板内側端部の近傍の半導体基
板１上に、誘電体膜２０が形成される。該誘電体膜２０
の図上上側及び下側にそれぞれ、所定の幅Ｗ２０と所定
長をそれぞれ有するジグザグ形状の薄膜ストリップ導体
膜６１−１．６９−２が形成され、該誘電体膜２０の図
上左側及び右側にそれぞれ、所定の幅Ｗｈｏと所定長を
それぞれ有するジグザグ形状の薄膜ストリップ導体膜７
０−１．７０−２が形成される。 上記ストリップ導体膜６９−１の端部６９−１ａとスト
リップ導体膜７０−１の端部７Ｏ−１ａはとらに接続さ
れるとともに、誘電体膜２０上に形成され所定幅Ｗ、。 を有する薄膜ストリップ導体膜７１１及びテーパー導体
膜６１ａを介して中心導体膜６１に電気的に接続されろ
。また、上記ストリップ導体膜７０−１の端部７Ｏ−１
ｂとストリップ導体膜６９−２の端部６９−２ａはとら
に接続されるとともに、誘電体膜２０上に形成され所定
幅Ｗ３０を有する薄膜ストリップ導体膜７１−２支びテ
ーパー導体膜６２ａを介して中心導体膜６２に電気的に
接続される。さらに、上記ストリップ導体膜６９〜２の
端部６９−２ｂとストリップ導体膜７０−２の端部７Ｏ
−２ｂはともに接続されるとともに、誘電体膜２０上に
形成され所定幅Ｗ３０を有する薄膜ストリップ導体膜７
１−３及びテーパー導体膜６３ａを介して中心導体膜６
３に電気的に接続されろ。またさらに、上記ストリップ
導体膜６９−１の端部６９−１ｂとストリップ導体膜７
０−２の端部７０〜２ａはとらに接続されると２乙に、
誘電体膜２０上に形成され所定幅Ｗ３０を存する薄膜ス
トリップ導体膜７Ｉ−４及びテーパー導体膜６４ａを介
して中心導体膜６４に電気的に接続される。 以」二のように構成することにより、上記接地導体膜６
０とストリップ導体膜６９−１．６９−２゜７ｆ）−！
、７０−２．７１−１ないし７１−４によってそれぞれ
、第１１ないし第１８の薄膜マイクロストリップ線路が
構成される。従って、第１１と第１３のマイクロストリ
ップ線路の各一端がと乙に接続されるとと乙に第１５の
マイクロストリップ線路を介して第１のコプレナー線路
６５に接続され、第１３のマイクロストリップ線路の他
端と第１２のマイクロストリップ線路の一端がともに接
続されるとともに第１６のマイクロストリップ線路を介
して第２のコプレナー線路６６に接続される。また、第
１２のマイクロストリップ線路の他端と第１４のマイク
ロストリシブ線路の一端がと乙に接続されるとともに第
１７のマイクロストリップ線路を介して第３のコプレナ
ー線路６７に接続され、第１４のマイクロストリップ線
路の他端と第１１のマイクロストリップ線路の他端かと
もに接続されろとと乙に、第１８のマイクロストリップ
線路を介して第・１のコプレナー線路６８に接続される
。 以上のように構成した第・１図の回路は、第１．１図（
Ａ）及び（Ｂ）に示した従来例のブランチライン型方向
性結合器と等価なブランチライン型方向性結合器を４．
Ｗ成する。このブランチライン型方向性結合器において
、例えば第１のコプレナー線路６５に入力されたマイク
ロ波信号は、等分に電力分配されて第３及び第４のコプ
レナー線路６７．６８に出力され、第２のコプレナー線
路６６に出力されない。 例えば入出力コプレナー線路６５ないし６８の特性イン
ピーダンスを５０Ωとした場合、公知の通り、上記第１
１及び第１２のマイクロストリップ線路の特性インピー
ダンス及び電気長はそれぞれ、３５．４Ω及び管内波長
の１／４とされ、上記第１３ないし第１４のマイクロス
トリップ線路の特性インピーダンス及び電気長はそれぞ
れ５０Ω及び管内波長の１７４とされる。また、第１５
ないし第１８のマイクロストリップ線路の特性インピー
ダンスは５０Ωとされる。 上述のように、薄膜ストリップ導体膜６９−１゜６９−
２．７０−１．７０−２をジグザグ形状で形成すること
により、管内波長の１／４波長の電気長を有する第１ｔ
ないし第１４の薄膜マイクロストリップ線路のそれぞれ
を、−辺が数１００μｍの正方形状の基板内に形成する
ことができる。従つて、ブランチライン型方向性結合器
を、上記第１１ないし第１８の薄膜マイクロストリップ
線路を用いて構成することにより、第１４図（Ａ）及び
（Ｂ）に示した従来例のブランチライン型方向性結合器
に比較して大幅に小型化されたブランチライン型方向性
結合器を実現できる。 第５の実施例 第５図は本発明の第５の実施例である入出力コプレナー
線路を備えＭＭＩ　Ｃ化されたラットレース型ハイブリ
ッド回路の平面図である。第５図において、第４図と同
一のものについては同一の符号を付している。 第５図において、半導体基板ｌ上に所定幅を有する帯形
状の中心導体膜６１ないし６４が形成され、ここで、各
導体膜６１ないし６４は、長方形状の半導体基板ｌ上の
各辺において他の導体膜又はリード線と接続するための
接続端を有するように形成される。所定幅の帯形状を有
するテーパー導体膜６１ａないし６４ａがそれぞれ、導
体膜６１ないし６４とそれぞれストリップ導体膜７１−
１ないし７１−４を接続するように半導体基板ｌ上に形
成される。さらに、半導体基板ｌの概ね全面上に接地導
体膜６０が、上記導体膜６１ないし６４及びテーパー導
体膜６１ａないし６４ａと所定間隔離れて形成される。 従って、第４の実施例と同様に第１ないし第４のコプレ
ナー線路６５ないし６８が形成される。 接地導体膜６０の図上略中央部上、並びにテーパー導体
膜６１ａないし６４ａの基板内側端部の近傍の半導体基
板１上に、誘電体膜２０が形成される。該誘電体膜２０
の図上左上側及び左下側にそれぞれ、所定の幅ＷＩＧと
所定長を有するジグザグ形状の薄膜ストリップ導体膜７
２−１．７２−２が形成され、該誘電体膜２０の図上右
下側及び右上側にそれぞれ、所定の幅ＷＩｏとそれぞれ
所定長を有するジグザグ形状の薄膜ストリップ導体膜７
２−３．７２−４が形成される。 上記ストリップ導体膜７２−１の端部７２−１ａとスト
リップ導体膜７２−４の端部７２−４ｂはとらに接続さ
れるとともに、誘電体膜２０上に形成され所定幅Ｗ＋ｏ
を有する薄膜ストリップ導体膜７！−１及びテーパー導
体膜６１ａを介して中心導体膜６１に電気的に接続され
る。また、上記ストリップ導体膜７２−１の端部７２−
１ｂとストリップ導体膜７２−２の端部７２−２ａはと
もに接続されるとともに、誘電体膜２０上に形成され所
定幅Ｗ、。を有する薄膜ストリップ導体膜７１−２及び
テーパー導体膜６２ａを介して中心導体膜６２に電気的
に接続される。さらに、上記ストリップ導体膜７２−２
の端部７２−２ｂとストリップ導体膜７２−３の端部７
２−３ａはともに接続されるとともに、誘電体膜２０上
に形成され所定幅ｗ３ｏを有する薄膜ストリップ導体膜
７１−３及びテーパー導体膜６３ａを介して中心導体膜
６３に電気的に接続される。またさらに、上記ストリッ
プ導体膜７２−３の端部７２−３ｂとストリップ導体膜
７２−４の端部７２−４ａはともに接続されるとともに
、誘電体膜２０上に形成され所定幅ｗ３ｏを有する薄膜
ストリップ導体＠７１４及びテーパー導体膜６４ａを介
して中心導体膜６４に電気的に接続される。 以上のように構成することにより、上記接地導体膜６０
とストリップ導体膜７２−１ないし７２−４．７１−１
ないし７１−４によってそれぞれ、第２１ないし第２８
の薄膜マイクロストリップ線路が構成される。従って、
第２１と第２４のマイクロストリップ線路の各一端がと
もに接続されるとともに第２５のマイクロストリップ線
路を介して第１のコプレナー線路６５に接続され、第２
１のマイクロストリップ線路の他端と第２２のマイクロ
ストリップ線路の一端がともに接続されるとと乙に第２
６のマイクロストリップ線路を介して第２のコプレナー
線路６６に接続される。また、第２２のマイクロストリ
ップ線路の他端と第２３のマイクロストリップ線路の一
端がともに接続されるとと乙に第２７のマイクロストリ
ップ線路を介して第３のコプレナー線路６７に接続され
、第２３と第２４のマイクロストリップ線路の各他端が
ともに接続されるとともに、第２８のマイクロストリッ
プ線路を介して第４のコプレナー線路６８に接続される
。 以上のように構成した第５図の回路は、上記第１ないし
第４の入出力コプレナー線路６５ないし６８を備えたラ
ットレース型ハイブリッド回路を構成する。このラット
レース型ハイブリッド回路において、例えば第２のコプ
レナー線路６６に入力されたマイクロ波信号は、同位相
でかつ等分に電力分配されて第１及び第３のコプレナー
線路６５．６７に出力され、第４のコプレナー線路６８
に出力されない。まｆこ、例えば第４のコプレナー線路
６８に入力されたマイクロ波信号は等分に電力分配され
た後、それぞれ等しい電力を有しかつ１８０度の位相差
を有する２例のマイクロ波信号がそれぞれ第１及び第３
のコプレナー線路６５゜６７に出力され、第２のコプレ
ナー線路６６に出力されない。 例えば入出力コプレナー線路６５ないし６８の特性イン
ピーダンスを５０Ωとした場合、公知の通り、上記第２
１ないし第２４のマイクロストリップ線路の特性インピ
ーダンスはそれぞれ、７０７Ωとされ、上記第１ないし
第３のマイクロストリップ線路の電気長は管内波長のｌ
／４とされ、上記第４のマイクロストリップ線路の電気
長は管内波長の３／４とされる。なお、第２５ないし第
２８のマイクロストリップ線路の線路インピーダンスは
５０Ωとされる。 上述のように、薄膜ストリップ導体膜７２−１ないし７
２−４をジグザグ形状で形成することにより、管内波長
の１７４の電気長を有する第２１ないし第２３の薄膜マ
イクロストリップ線路、並びに、管内波長の３／４の電
気長を有する第２４の薄膜マイクロストリップ線路のそ
れぞれを、−辺が数１００μｍの正方形状の基板内に形
成することができる。従って、ラットレース型ノ＼イブ
リット回路を、上記第２１ないし第２４の薄膜マイクロ
ストリップ線路を用いて構成することにより、従来例に
比較して大幅に小型化されたラットレース型ハイブリッ
ド回路を実現できる。 第６の実施例 第６図は本発明の第６の実施例である１個のコプレナー
線路と３個のスロット線路を備えＭＭＩＣ化されたマジ
ックＴ回路の平面図である。第６図において、第１図（
Ａ）及び（Ｂ）と同一のものについては同一の符号を付
している。 第６図において、半導体基板１の図上下側中央部上に所
定幅を有する帯形状の中心導体膜８３か形成され、また
、テーパー導体膜８３ａが中心導体膜８３とストリップ
導体膜９０を接続するように半導体基板Ｉ上に形成され
ろ。半導体基板Ｉの図上概ね下側全面上に導体膜８２が
、上記導体膜８３及びテーパー導体膜８３ａと所定間隔
離れてかつ導体膜８０及び８１と所定間隔離れて形成さ
れる。さらに、半導体基板Ｉの図上右上側上に長方形状
の導体膜８０が導体膜８１及び８２と所定間隔離れて形
成され、半導体基板１の図上左上側上に長方形状の導体
膜８１が導体膜８０及び８２と所定間隔離れて形成され
る。 上記導体膜８３と、該導体膜８３の両側に所定間隔離れ
て形成される接地導体膜８２によってコプレナー線路８
７を構成し、また、」二記導体膜８０と８１１導体膜８
０と８２、並びに導体膜８１と８２によってそれぞれコ
プレナー線路８４ないし８６を構成する。 導体膜８２の図上上側路中央部上、並びに、導体膜８２
の図上上側の近傍にそれぞれ位置する半導体基板ｌ上及
び導体膜８０．８１上に、誘電体膜２０が形成される。 該誘電体膜２０の図上左側及び右側にそれぞれ、所定の
幅ｗｈｏと所定長をそれぞれ有するジグザグ形状の薄膜
ストリップ導体膜８９−１．８９−２が形成される。 上記ストリップ導体膜８９−■の端部８９−１ａは導体
膜８０に電気的に接続され、上記ストリップ導体膜８９
−２の端部８９−２ａは導体膜８１に電気的に接続され
る。ストリップ導体膜８９−１の端部８９−１ｂとスト
リップ導体膜８９−２の端部８９−２ｂはともに接続さ
れるとともに、誘電体膜２０上に形成され所定幅Ｗ３０
を有する薄膜ストリップ導体膜９０及び上記テーパー導
体膜８３ａを介して中心導体膜８３に接続される。 以上のように構成することにより、上記接地導体膜８２
とストリップ導体膜８９−１．８９−２゜９０によって
それぞれ、第３１ないし３３の薄膜マイクロストリップ
線路が構成される。従って、第３１のマイクロストリッ
プ線路の一端がスロット線路８５に接続され、第３２の
マイクロストリップ線路の一端がスロット線路８６に接
続される。 第３Ｉと第３２のマイクロストリップ線路の各他端はと
もに接続されるとともに第３３のマイクロストリップ線
路を介してコプレナー線路８７に接続される。 以上のように構成した第６図の回路は、上記３個のスロ
ット線路８４ないし８６及びコプレナー線路８７を備え
ＭＭＩＣ化された７２１２１回路を構成する。この７２
１２１回路において、例えばスロット線路８４に入力さ
れたマイクロ波信号は、互いに逆相でかつ等分に電力分
配されてスロット線路８５及び８６に出力され、コプレ
ナー線路８７に出力されない。また、例えばコプレナー
線路８７に入力されたマイクロ波信号は、同位相でかつ
等分に電力分配されてスロット線路８５及び８６に出力
され、スロット線路８４に出力されない。 例えばスロット線路８４の特性インピーダンスを１００
Ωとするとともに、スロット線路８５゜８６及びコプレ
ナー線路８７の特性インピーダンスをそれぞれ５０Ωと
した場合、公知の通り、上記第３１及び第３２のマイク
ロストリップ線路の特性インピーダンス及び電気長はそ
れぞれ、７０゜７Ω及び管内波長のｌ／４とされ、上記
第３３のマイクロストリップ線路の特性インピーダンス
は５０Ωとされる。 上述のように、薄膜ストリップ導体膜８９−１゜８９−
２をジグザグ形状で形成することにより、管内波長の１
／４の電気長を有する第３１及び第３２の薄膜マイクロ
ストリップ線路を、−辺が数１００μｍの正方形状の基
板内に形成することができる。従って、７２１２１回路
を、上記第３１及び第３２の薄膜マイクロストリップ線
路を用いて構成することにより、従来例に比較して大幅
に小型化された７２１２１回路を実現できる。 以上の第６の実施例において、上記７２１２１回路の人
出力マイクロ波線路を、３個のスロット線路８４ないし
８６と１個のコプレナー線路８７で構成しているが、こ
れに限らず、第７図（Ａ）及び（Ｂ）に示されたスロッ
ト線路／コプレナー線路変換回路を半導体基板ｌ上に形
成することにより、上記７２１２１回路の入出力マイク
ロ波線路のそれぞれを、スロット線路又はコプレナー線
路とすることができる。 第７図（Ａ）及び（Ｂ）において、半導体基板ｌの図上
左下側に略台形形状の導体膜１００が形成され、半導体
基板ｌの右側中央部に所定幅の帯形状の中心導体膜１０
２が形成される。導体膜１０１が、上記中心導体膜１０
２と所定間隔離れてかつ上記導体ｖ４１００と所定間隔
離れて、半導体基板！上に形成される。中心導体膜１０
２の端部１０２ａは、導体膜＋０１上に誘電体膜１０４
を介して形成される接続用導体膜１０５を介して、導体
膜１００の端部１．００ａに電気的に接続される。 従って、導体膜１００と１０１によってスロツト線路＋
０６を構成し、一方、中心導体膜１０２と該中心導体膜
１０２の両側に所定間隔離れて形成される導体膜１０１
によってコプレナー線路１０３を構成する。また、導体
膜＋０１と接続用導体膜１０５によって薄膜マイクロス
トリップ線路を構成する。従って、スロット線路１０６
が上記薄膜マイクロストリップ線路を介してコプレナー
線路１０３に電気的に接続される。 以上のように構成することにより、スロット線路＋０６
とコプレナー線路！０３を人出力マイクロ波線路とする
スロット線路／コプレナー線路変換回路を構成できる。 第７の実施例 第８図は本発明の第７の実施例である人出力コプレナー
線路を備えＭＭＩＣ化された１／４波長波長線路型方向
性結合器の平面図である。第８図において、第５図と同
一のものについては同一の符号を付している。 この第７の実施例の方向性結合器においては、第５図の
第５の実施例のラットレース型方向性結合器に比較して
、薄膜ストリップ導体膜９１１゜９１−２が誘電体膜２
０上に形成されることが異なる。以下、上記相異点につ
いて説明する。 第８図において、所定幅Ｗ４ｏ及び所定長を有する帯形
状の薄膜ストリップ導体膜９１−１がジグザグ形状で形
成され、所定幅Ｗ４０及び所定長を有する帯形状の薄膜
ストリップ導体膜９１−２が上記導体膜９Ｌ−１と近接
してジグザグ形状で形成される。ここで、ストリップ導
体膜９１−１と９１−２間の間隔は構成されろ方向性結
合器の結合度によって決定されろ。 導体膜９Ｉ−１の端部９ｌ−１ａは、誘電体膜２０上に
形成され所定幅Ｗ３０を有する薄膜ストリップ導体膜７
Ｉ−１及びテーパー導体膜６１ａを介して中心導体膜６
１に電気的に接続され、導体膜９Ｉ−１の端部９＋−１
ｂは、誘電体膜２０上に形成され所定幅Ｗ３０を有する
薄膜ストリップ導体膜７１−４及びテーパー導体膜６４
ａを介して中心導体膜６・１に電気的に接続される。導
体膜９１−２の端部９ｌ−２ａは、誘電体膜２０上に形
成され所定幅ＷＩＯを有する薄膜ストリップ導体膜７１
−２及びテーパー導体膜６２ａを介して中心導体膜６２
に電気的に接続され、導体膜９１−２の端部９１２ｂは
、誘電体膜２０上に形成され所定幅Ｗ３０を有する薄膜
ストリップ導体膜７１−３及びテーパー導体膜６３ａを
介して中心導体膜６３に電気的に接続される。 以上のように構成することにより、上記接地導体膜６０
とストリップ導体膜９１−１．９１−２゜７１−１ない
し７Ｉ−４によってそれぞれ、第４１及び第４２並びに
第２５ないし第２８の薄膜マイクロストリップ線路が構
成される。上記第４１の薄膜マイクロストリップ線路と
上記第・１２の薄膜マイクロストリップ線路に伝送され
るマイクロ波信号は公知の通り、偶モード又は奇モード
によるモード結合によって結合する。ここで、コプレナ
ー線路６５は、上記第４２の薄膜マイクロストリップ線
路とモード結合によって結合する第４１の薄膜マイクロ
ストリップ線路を介してコプレナー線路６８に接続され
、コプレナー線路６６は、上記第４１の薄膜マイクロス
トリップ線路とモード結合によって結合する第４２の薄
膜マイクロストリップ線路を介してコプレナー線路６７
に接続される。 以上のように構成した第８図の回路は、上記１１個のコ
プレナー線路６５ないし６８を備えた１／４波長波長線
路型方向性結合器を構成する。この方向性結合器におい
て、例えばコプレナー線路６５に入力されたマイクロ波
信号は、第４１の薄、嘆マイクロストリップ線路を介し
てコプレナー線路６８に出力されるとともに、−上記人
力されたマイクロ信号の一部か第４１及び第４２のマイ
クロストリップ線路を介してコプレナー線路６６に出力
される。なお、上記人力されたマイクロ波信号は上記コ
プレナー線路６７に出力されない。また、例えばコプレ
ナー線路６６に入力されたマイクロ波信号は、第４２の
薄膜マイクロストリップ線路を介してコプレナー線路６
７に出力されろとともに、上記人力されたマイクロ信号
の一部が第・１２及び第４１のマイクロストリフ・プ線
路を介してコプレナー線路６５に出力される。なお、上
記入力されたマイクロ波信号は上記コプレナー線路６８
に出力されない。 例えば入出力コプレナー線路６５ないし６８の特性イン
ピーダンスを５０Ωとした場合、公知の通り、第４１の
マイクロストリップ線路と第４２のマイクロストリップ
線路で構成される結合線路間の結合度が３ｄＢである場
合、上記結合線路の奇モード時のインピーダンスは２０
．７Ωとされ、一方、上記結合線路の偶モード時のイン
ピーダンスは＋２’０．９Ωとされる。また、第４１及
び第４２のマイクロストリップ線路の電気長は、管内波
長の約１／４とされる。さらに、第２５ないし第２８の
マイクロストリップ線路の特性インピーダンスは５０Ω
とされる。 上述のように、薄膜ストリップ導体膜９＋−１゜９１−
２をジグザグ形状で形成することにより、管内波長の約
１７４の電気長を有する第４１及び第４２の薄膜マイク
ロストリップ線路のそれぞれを、−辺が数１００μｍの
正方形状の基板内に形成することができる。従って、ｌ
／４波長波長線路型方向性結合器を、上記第４１及び第
４２の薄膜マイクロストリップ線路を用いて構成するこ
とにより従来例に比較して大幅に小型化された夏／４波
長結合線路型方向性結合器を実現できる。 剃炙Δ笈籠匹 第９図（Ａ）は本発明の第８の実施例である１７４波長
結合線路型方向性結合器の平面図であり、第９図（Ｂ）
は第９図（Ａ）のＥ−Ｅ’線についての縦断面図である
。第９図（Ａ）及び（Ｂ）において、第８図と同一のも
のについては同一の符号を付している。 この第８の実施例の方向性結合器は、第７の実施例の変
形例であり、第７の実施例とは、第９図（Ａ）及び（Ｂ
）に示すように、薄膜ストリップ導体膜９１−１と９１
−２の直下部において接地導体膜６０が形成されない欠
落部９２を設け、半導体基板ｌ上の上記欠落部９２に誘
電体膜２０が形成されている点が異なる。 以上のように構成することにより、公知の通り第４１及
び第４２のマイクロストリップ線路において生じ比較的
空気層分布の割合が大きい奇モードの電磁界分布を、誘
電体膜２０内に集中させることができ、これによって、
上記第４１及び第４２のマイクロストリップ線路に伝送
されるマイクロ波信号の位相速度の不一致を補償するこ
とができろとともに、上記第４１と第４２のマイクロス
トリップ線路間の結合度を高めるこ七ができ、しから良
好なアイソレーション特性を得ることができるという利
点がある。 第９の実施例 第１Ｏ図は本発明の第９の実施例である入出力コプレナ
ー線路を備えＭＭＩＣ化された位相反転型ハイブリッド
リング回路の平面図である。第１Ｏ図において第５図と
同一のものについては同一の符号を付している。 この第９の実施例が第５図に示した第５の実施例とは、
薄膜ストリップ導体膜７２−４が、接地された先端部９
３−１ｂ、９３−２ｂをそれぞれ有する薄膜ストリップ
導体膜９３−１．９３−２に代わったことが異なる。以
下、上記相異点について説明する。 第１０図において、誘電体膜２０上に薄膜ストリップ導
体膜９３−１及び９３−２が形成される。 ここで、ストリップ導体膜９３−１．９３−２はそれぞ
れ、先端部９３−１ｂ、９３−２ｂにおいて長方形状の
導体膜９４−１．９４−２を備える。 ストリップ導体膜９３−１の端部９３−１ａは、ストリ
ップ導体膜７２−３の端部７２−３ｂと接続されるとと
もにストリップ導体膜７１−４を介して中心導体膜６４
に接続される。ストリップ導体膜９３〜２の端部９３−
２ａは、ストリップ導体膜７２−１の端部７２−１ａに
接続されるとともにストリップ導体膜７１−１を介して
中心導体膜６１に接続される。 該導体膜９４−１．９４−２の略中央部の直下部の誘電
体膜２０にそれぞれ、スルーホール９５−１．９５−２
が形成され、導体膜９４−１．９４−２はそれぞれ該ネ
ル−ホール９５−１．９５−２内に形成された導体を介
して導体膜６０に電気的に接続されて接地される。従っ
て、ストリップ導体膜９３−１．９３−２とそれぞれ導
体膜６０によって形成される第５１及び第５２の薄膜マ
イクロストリップ線路は、公知の逆用変成器９６を構成
する。 以上のように構成された第１Ｏ図の回路は、上記第１な
いし第４の入出力コプレナー線路６５ないし６８を備え
た位相反転型ハイブリッドリング回路を構成する。この
ハイブリッドリング回路において、例えば第２のコプレ
ナー線路６６に人力されたマイクロ波信号は、同位相で
かつ等分に電力分配されぞ第１及び第３のコプレナー線
路６５゜６７に出力され、第４のコプレナー線路６８に
出力されない。また、例えば第４のコプレナー線路６８
に入力されたマイクロ波信号は等分に電力分配された後
、それぞれ等しい電力を有しかつ１８０度の位相差を有
するマイクロ波信号か第１及び第３のコプレナー線路６
５．６７に出力され、コプレナー線路６６に出力されな
い。 例えば入出力コプレナー線路６５ないし６８の特性イン
ピーダンスを５０Ωとした場合、公知の通り、上記第２
１ないし第２３のマイクロストリップ線路の特性インピ
ーダンス及び電気長はそれぞれ、７０７Ω及び管内波長
の１／４とされろ。 また、上記逆相変成器９６においては、公知の通り、上
記第５１のマイクロストリップ線路と第５２のマイクロ
ストリップ線路で構成される結合線路間の結合度が３ｄ
Ｂであるとき、上記結合線路の奇モード時のインピーダ
ンスは３２Ωとされ、一方、上記結合線路の偶モード時
のインピーダンスは３００Ωとされる。また、上記結合
線路の電気長は管内波長の約１／４とされる。 上述のように、薄膜ストリップ導体膜７２−１ないし７
２−３及び９３−１．９３−２をジグザグ形状で形成す
ることにより、それぞれ管内波長の１／４の電気長を有
する第２１ないし第２３の薄膜マイクロストリップ線路
、並びにそれぞれ管内波長の約１／４の電気長を有する
第５１及び第５２の薄膜マイク、ロストリップ線路のそ
れぞれを、−辺が数１００μｍの正方形状の基板内に形
成することができる。従って、位相反転型ハイブリッド
リング回路を、上記第２１ないし第２３並びに第５１及
び第５２の薄膜マイクロストリップ線路を用いて構成す
ることにより、従来例に比較して大幅に小型化された位
相反転型ハイブリッドリング回路を実現できる。 以上の第９の実施例において、第９図（Ａ）及び（Ｂ）
に示した第８の実施例と同様に、逆相変成器９６の直下
部において接地導体膜６０の欠落部を設け、該欠落部の
半導体基板１上に誘電体膜２０を形成するようにしても
よい。以上のように構成することにより、第８の実施例
と同様に、逆相変成器９６における第５Ｉ及び第５２の
薄膜マイクロストリップ線路を伝送するマイクロ波信号
の位相速度の不一致を補償することができるとともに、
上記第５１と第５２の薄膜マイクロストリップ線路間の
結合度を高めることができるという利点がある。 他の実施例 以上の実施例においては、半導体基板１を用いた各種Ｍ
ＭＩＣについて説明したか、これに限らず、電界効果ト
ランジスタ等の能動素子を形成しない場合には、誘電体
基板を用いてもよい。また、半導体基板１上に誘電体層
を形成し、該誘電体層上に上記説明した各種ＭＭＩＣ用
受動回路を形成してもよい。 さらに、上記説明した実施例の各種ＭＭＩＣ用受動回路
上に、誘電体層又は半導体層を介して接地導体膜を形成
した後誘電体層又は半導体層を形成して上記各種ＭＭＩ
　Ｃ用受動回路を形成することを、繰り返して行い、こ
れによって上記ＭＭＩＣ用受動回路を多層化して形成し
てもよい。 ［発明の効果］ 以上詳述したように本発明によれば、半導体基板上に形
成された導体膜に複数の間隙を設けることによりそれぞ
れ形成される複数の伝送線路と、上記導体膜の一部の上
に誘電体膜を介して形成されろストリップ導体膜と上記
導体膜により形成されるマイクロストリップ線路とを備
え、上記複数の伝送線路と上記マイクロストリップ線路
を電気的に接続し、コプレナー線路やスロット線路に比
べて十分に狭い線路幅を有し、例えばジグザグ形状で形
成可能である上記マイクロストリップ線路を、例えばＹ
型電力分配器又はブランチライン型方向性結合器等のマ
イクロ波集積回路用受動回路のための所定長の分岐線路
として用いることにより、従来例のＹ型電力分配器又は
ブランチライン型方向性結合器等のマイクロ波集積回路
用受動回路に比較して大幅に小型化が可能となる。

【図面の簡単な説明】

第１図（Ａ）は本発明の第１の実施例である入出力コプ
レナー線路を備えＭＭＩＣ化されたＹ型電力分配器の平
面図、 第１図（Ｂ）は第１図（Ａ）のｃ−ｃ”線についての縦
断面図、 第２図は本発明の第２の実施例である人出カスロット線
路を備えＭＭＴ　Ｃ化されたＹ型電力分配器の平面図、 第３図は本発明の第３の実施例である１個のコプレナー
線路と２ｇのスロット線路を備えＭＭＩＣ化されたＹ型
電力分配器の平面図、 第４図は本発明の第４の実施例である入出力コプレナー
線路を備えＭＭＩＣ化されたブランチライン型方向性結
合器の平面図、 第５図は本発明の第５の実施例である入出力コプレナー
線路を備えＭＭＩＣ化されたラットレース型ハイブリッ
ド回路の平面図、 第６図は本発明の第６の実施例である３個のスロット線
路と１個のコプレナー線路を備えＭＭＩＣ化されたマジ
ックＴ回路の平面図、 第７図（Ａ）は上記第６の実施例の変形例を構成するた
めのスロット線路／コプレナー線路変換回路の平面図、 第７図（Ｂ）は第７図（Ａ）のＤ−Ｄ’線についての縦
断面図、 第８図は本発明の第７の実施例である人出力コプレナー
線路を備えＭＭＩＣ化されたｌ／４波長結合線路型方向
性結合器の平面図、 第９図（Ａ）は上記第７の実施例の変形例である１／４
波長結合線路型方向性結合器の平面図、第９図（Ｂ）は
第９図（Ａ）のＥ−Ｅ’線についての縦断面図、 第１Ｏ図は本発明の第９の実施例である入出力コプレナ
ー線路を備えＭＭＩＣ化された位相反転型ハイブリッド
リング回路の平面図、 第１１図は従来例である１段型Ｙ形電力分配器の回路図
、 第１２図は従来例である１段型対称Ｙ形電力分配器の回
路図、 第１３図（Ａ）はコプレナー線路を用いて構成された従
来例のＹ形電力分配器の平面図、第１３図（Ｂ）は第１
３図（Ａ）のＡ−Ａ’線についての縦断面図、 第１４図（Ａ）はスロット線路を用いて構成されたブラ
ンチライン型方向性結合器の平面図、第１４図（＋３）
は第１４図（Ａ）のＢ−Ｂ’線についての縦断面図であ
る。 １・・・半導体基板、 ２．３，２３，２４，２５．２６．６０・・・導体膜、
４．９．１０．６１．６２．６３，６４．８０，８１゜
８２・・・中心導体膜、 １７．２０・・・誘電体膜、 ２１．２２．６９−１．６９−２．７０−１．７０−２
．７１−１．７１−２．７１−３．７１−４．７２−１
．７２−２．７２−３．７２−４．８９−１゜８９−２
．９１−１．９１−２．９３−１．９３−２・・・薄膜
ストリップ導体膜、 ＋２．１３，１４，６５．６６．６７．６８．８７・・
・コプレナー線路、 ２７．２８，２９，３０，３１，８４，８５．８６・・
・スロット線路、 ９２・・・導体膜の欠落部。 特許出願人　株式会社　エイ・ティ・アール光電波通信
研究所 代理人　弁理士　青白　葆ほか２名 第１１図 第１３図（Ａ） 第１３図（Ｂ）

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成された導体膜に複数の間隙を
   設けることによりそれぞれ形成される複数の伝送線路と
   、 上記導体膜の一部の上に誘電体膜を介して形成されるス
   トリップ導体膜と上記導体膜により形成されるマイクロ
   ストリップ線路とを備え、 上記複数の伝送線路と上記マイクロストリップ線路を電
   気的に接続したことを特徴とするマイクロ波集積回路用
   受動回路装置。
2. （２）上記ストリップ導体膜の直下部に上記導体膜の欠
   落部を設けたことを特徴とする特許請求の範囲第１項記
   載のマイクロ波集積回路用受動回路装置。