JPH01176119A - Parallel a/d converter - Google Patents
Parallel a/d converterInfo
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- JPH01176119A JPH01176119A JP33654587A JP33654587A JPH01176119A JP H01176119 A JPH01176119 A JP H01176119A JP 33654587 A JP33654587 A JP 33654587A JP 33654587 A JP33654587 A JP 33654587A JP H01176119 A JPH01176119 A JP H01176119A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は、消費電力効率のよい並列型Ａ／Ｄコンバータ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a parallel type A/D converter with good power consumption efficiency.
（従来技術）
第２図は、従来の一般的な並列型Ａ／Ｄコンバータの構
成を示したものである。Ａは複数のコンパレータであり
、各一方の入力端はアナログ信号線ＡＩＮに、他方の入
力端は抵抗ツリー１゛の各節点にそれぞれ接続され、各
出力はエンコーダ及び出力回路Ｅに接続されている。抵
抗ツリーＴには一端からリファレンス電圧Ｖ ＲＩ、他
端がらりファレンス電圧ＶＲ２が入力され、各節点から
引き出された分圧とアナログ入力とが各コンパレータＡ
で比較され、出力の切り換わるコンパレータを検出して
Ａ／Ｄ変換が行なわれる。ここでＮを分解能とするとコ
ンパレータの数は２〜−１である。(Prior Art) FIG. 2 shows the configuration of a conventional general parallel A/D converter. A is a plurality of comparators, one input end of each is connected to the analog signal line AIN, the other input end is connected to each node of the resistance tree 1, and each output is connected to the encoder and output circuit E. . A reference voltage VRI is input from one end of the resistor tree T, and a reference voltage VR2 is input from the other end, and the partial voltage drawn from each node and the analog input are input to each comparator A.
A/D conversion is performed by detecting the comparator whose output changes. Here, if N is the resolution, the number of comparators is 2 to -1.
このような従来の並列型Ａ／Ｄコンバータでは、例えば
８ビツトの分摂能を必要とするときは８ビツトＡ／Ｄコ
ンバータを、６ビツトの分解能を必要とするときは６ビ
ツトＡ／Ｄコンバータを使用し、もし、ビット数を切り
換えたいときには、両方のＡ／Ｄコンバータを使用する
か、若しくは分解能の高いＡ／Ｄコンバータを用いて、
ＬＳＢ側を無視して使っていた。In such conventional parallel A/D converters, for example, when 8-bit resolution is required, an 8-bit A/D converter is used, and when 6-bit resolution is required, a 6-bit A/D converter is used. If you want to switch the number of bits, use both A/D converters or use a high resolution A/D converter.
I was using it while ignoring the LSB side.
この場合、分解能の高いＡ／Ｄコンバータは、コンパレ
ータの数が分解能の低いものに比べて２ｎ（ｎ＝高分解
能Ａ／Ｄコンバータのビット数−低分解能Ａ／Ｄコンバ
ータのビット数）も多くなり、変換に必要でないコンパ
レータも動作させるので、その分だけ消費電力効率が悪
くなるという問題があった。つまり、従来のＡ／Ｄコン
バータは、そのコンバータの持つ最大分解能で変換する
ときに、消費電力の点で最も効率がよくなる。In this case, an A/D converter with high resolution has 2n more comparators than one with low resolution (n = number of bits of high resolution A/D converter - number of bits of low resolution A/D converter). , since a comparator that is not necessary for conversion is also operated, there is a problem that the power consumption efficiency deteriorates accordingly. In other words, conventional A/D converters are most efficient in terms of power consumption when converting with the maximum resolution that the converter has.
（発明の目的）
本発明は、分解能の切換が可能で、しかも選択した分解
能で変換しても消費電力効率を高めることができる並列
型Ａ／Ｄコンバータを提供するものである。(Objective of the Invention) The present invention provides a parallel A/D converter that can switch the resolution and can increase power consumption efficiency even when converting at the selected resolution.
（構 成）
本発明は、抵抗ツリーにおける１／２，１／４゜１／８
など桁の切り換わる節点とこれに入力する外部リファレ
ンス電源との間にそれぞれスイッチを設けるとともに、
各スイッチの入切とコンパレータのオン、オフを制御す
るビット数切換コントローラを設けたものである。(Configuration) The present invention provides 1/2, 1/4° and 1/8 in the resistance tree.
In addition to providing a switch between each node where the digit changes, such as, and the external reference power input to this node,
A bit number switching controller is provided to control the on/off of each switch and the on/off of the comparator.
上記構成において、所要桁数に対応する節点にあるスイ
ッチを人に、他のスイッチを切にし、かつその節点より
高電位側のコンパレータを全てオフにして分解能を設定
する。In the above configuration, resolution is set by manually turning off a switch at a node corresponding to the required number of digits, turning off other switches, and turning off all comparators on the higher potential side than that node.
（実施例）
第１図は、本発明の一実施例の８ビツトＡ／ｌ）コンバ
ータを示したもので、Ａはコンパレータ、１゛は抵抗ツ
リー、８１〜Ｓ８は抵抗ツリーにおける桁の切り換わる
節点、つまり低電圧側のものから数えて１２７２７番目
３番目、３１番目、・・・の節点とこれに入力する外部
リファレンス電源との間にそれぞれ設けたスイッチ、Ｃ
は各スイッチの入切を選択的に制御するとともに、コン
パレータＡに対してイネーブル信号によりオン、オフ制
御するビット数切換コントローラである。(Embodiment) Fig. 1 shows an 8-bit A/l) converter according to an embodiment of the present invention, where A is a comparator, 1 is a resistance tree, and 81 to S8 are switching digits in the resistance tree. Switches C are installed between the nodes, that is, the 3rd, 31st, 12727th nodes counting from the low voltage side and the external reference power supply input to these nodes.
is a bit number switching controller that selectively controls on/off of each switch and also controls on/off of comparator A by an enable signal.
このように構成された本実施例において、例えば７ビツ
ト分解能にしたいときは、ビット数切換コントローラＣ
を介してスイッチＳ子をオン、他のスイッチはオフとし
、さらに１２７番より高電位側のコンパレータＡを全て
オフにする。同様に、６ビツト分解能にしたいときは、
スイッチＳθをオン、他のスイッチをオフとし、さらに
６３番より高電位側のコンパレータＡを全てオフにする
。In this embodiment configured in this way, if you want to set the resolution to 7 bits, for example, use the bit number switching controller C.
The switch S is turned on through the switch S, the other switches are turned off, and all comparators A on the higher potential side than No. 127 are turned off. Similarly, if you want 6-bit resolution,
Switch Sθ is turned on, other switches are turned off, and all comparators A on the higher potential side than No. 63 are turned off.
以上のようにすることにより、構成したＡ／Ｄコンバー
タの最大分解能時のビット数より小さいビット数であれ
ば、外部からの信号によって任意に選択して設定するこ
とができ、しかも、無駄な電力を消費することもない。By doing the above, if the number of bits is smaller than the number of bits at the maximum resolution of the configured A/D converter, it can be arbitrarily selected and set by an external signal, and moreover, it is possible to set the number of bits at will without wasting power. There is no need to consume.
（発明の効果）
以上説明したように、本発明によれば、従来の並列型Ａ
／Ｄコンバータに簡単な回路を付加することにより、分
解能を任意に切り換えることができ、しかもそのときの
消費電力を少なくすることができる。(Effects of the Invention) As explained above, according to the present invention, the conventional parallel type A
By adding a simple circuit to the /D converter, the resolution can be switched arbitrarily, and the power consumption at that time can be reduced.
第１図は、本発明の一実施例の構成図、第２図は、従来
例の構成図である。
Ａ ・・ コンパレータ、 ′１゛ ・・・抵抗ツリ
ー、Ｓ＋−８ａ・・・ スイッチ、 Ｃ・・・ ビッ
ト数切換コントローラ。
特許出願人 株式会社 リ コー
τｅ−・′
くづノ′FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. A... Comparator, '1゛... Resistance tree, S+-8a... Switch, C... Bit number switching controller. Patent applicant Ricoh Co., Ltd.
Claims (1)
入力し、他方の入力端に、リフアレンス電圧が与えられ
た抵抗ツリーの各節点の電位をそれぞれ入力してＡ／Ｄ
変換する並列型Ａ／Ｄコンバータにおいて、前記抵抗ツ
リーにおける１／２、１／４、１／８など桁の切り換わ
る節点とこれに入力する外部リフアレンス電源との間に
それぞれスイッチを設けるとともに、前記各スイッチの
入切とコンパレータのオン、オフを制御するビット数切
換コントローラを設けてなり、所要桁数に対応する節点
にある前記スイッチを入にし、かつその節点より高電位
側の前記コンパレータをオフにして分解能を設定するこ
とを特徴とする並列型Ａ／Ｄコンバータ。An analog signal is input to one input terminal of each of the plurality of comparators, and the potential of each node of the resistance tree to which the reference voltage is applied is input to the other input terminal.
In the parallel A/D converter to be converted, a switch is provided between each node at which digits such as 1/2, 1/4, 1/8, etc. are switched in the resistance tree and an external reference power supply that is input thereto. A bit number switching controller is provided to control the on/off of each switch and the on/off of a comparator, which turns on the switch at a node corresponding to the required number of digits and turns off the comparator on the higher potential side than that node. A parallel A/D converter characterized in that the resolution is set by
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33654587A JPH01176119A (en) | 1987-12-29 | 1987-12-29 | Parallel a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33654587A JPH01176119A (en) | 1987-12-29 | 1987-12-29 | Parallel a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01176119A true JPH01176119A (en) | 1989-07-12 |
Family
ID=18300242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33654587A Pending JPH01176119A (en) | 1987-12-29 | 1987-12-29 | Parallel a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01176119A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043095B2 (en) * | 2000-03-29 | 2006-05-09 | Nec Corporation | Image sensing apparatus with image quality mode setting and digital signal processor |
-
1987
- 1987-12-29 JP JP33654587A patent/JPH01176119A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043095B2 (en) * | 2000-03-29 | 2006-05-09 | Nec Corporation | Image sensing apparatus with image quality mode setting and digital signal processor |
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