JPH01159740A - Duplex computer system - Google Patents

Duplex computer system

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JPH01159740A
JPH01159740A JP62319254A JP31925487A JPH01159740A JP H01159740 A JPH01159740 A JP H01159740A JP 62319254 A JP62319254 A JP 62319254A JP 31925487 A JP31925487 A JP 31925487A JP H01159740 A JPH01159740 A JP H01159740A
Authority
JP
Japan
Prior art keywords
computer
data
mark
end mark
control
Prior art date
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Pending
Application number
JP62319254A
Other languages
Japanese (ja)
Inventor
Hideo Sano
秀雄 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
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Abstract

PURPOSE:To enable a computer which received the right of control to perform the control with continuity by storing equalizing data in the memory of a waiting side when the computer of the waiting side detects an end mark inserted by the computer of an executing side. CONSTITUTION:The computer 1 of the executing side executes sequence control according to a control program, and updates the data base of the memory 12. As for the data to make the memory contents of the waiting side computer equivalent among the updated data, an equalizing data frame is generated, and is stored in the FIFO 32 of the duplex control device 3. Here, a mark inserting means 13 inserts a start mark and the end mark at the start time and the finish time of the executing side. In the case that the waiting side computer 2 stores the data from the FIFO 32 in the memory 22, when it detects the end mark by an end mark detecting means 24, it stores the data 63 interposed between the marks 61-64 in a designated address.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、aS、冗長形の二重化計算機システムに関し
、更に詳しくは、一方の計算機が故障し、他方の計算機
が制御を行う、制v!v権移行がスムーズに行えるよう
にした二重化計算機システムに関する6 (従来の技術) 計算機システムの信頼性を高める一つの手法として従来
より、待機冗長形の二重化計算機システムがある、この
システムは、2台の計算機と、これらの計算機の動作を
監視し制御する二重化制御装置が用いられる。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an aS, a redundant type of duplex computer system, and more specifically, to a computer system in which one computer fails and the other computer takes control. 6 Concerning a redundant computer system that enables smooth transfer of v-rights (Prior technology) One method of increasing the reliability of a computer system has traditionally been a redundant computer system of standby redundancy type. computers and a redundant control device that monitors and controls the operations of these computers.

この二重化制御装置は、計算機の動作を監視し、どちら
か一方を実作業に従事させ、他方を待機状態にしておき
、実作業の計算機に故障が生じた時実作業の受は持ちを
待機側の計XRに肩代わりさせる。肩代わりした計nR
が実作業に従事している間に、故障した計算機の修理が
行われ、修理が済み次第計算機の二重系が復元される。
This redundant control device monitors the operation of the computers, makes one of them engage in actual work, and leaves the other in a standby state.When a failure occurs in the computer used for actual work, the standby side takes over the actual work. It will be taken over by Total XR. Total nR who took over
While the worker is engaged in actual work, the broken computer is repaired, and once the repair is completed, the computer's dual system is restored.

ここで二重化制御装置内には、2つの計算機のメモリの
内容を一致させ一方の計算機から他方の計算機への制御
権の移行がスムーズにできるように、等値化すべきデー
タを一時記憶するバッファメモリが設けられている。
Here, the duplex control device includes a buffer memory that temporarily stores data to be equalized so that the contents of the memories of the two computers match and the control right can be smoothly transferred from one computer to the other computer. is provided.

(発明が解決しようとする問題点) この様な構成の従来の二重化計算機システムは、一方の
計算機から他方の計算機への制御権の移行時において、
実作業がどこまで実行されていたかが管理されていない
、このため、肩代わりした計算機は、引き継いだ実作業
を最初から実行することとなる。この場合、制御の連続
性がさほど高くないという問題点があった。このことは
、二重化計算機システムが例えばシーケンス制御を実行
しているような場合、操作信号を制W権移行の前後で2
回出力するという不具合を生ずる。
(Problems to be Solved by the Invention) In the conventional duplex computer system with such a configuration, when the control right is transferred from one computer to the other computer,
The extent to which the actual work has been executed is not managed, so the computer that has taken over will have to execute the actual work from the beginning. In this case, there was a problem that the continuity of control was not very high. This means that when a redundant computer system is executing sequence control, for example, the operation signal is sent twice before and after the transfer of W control.
This causes the problem that the data is output twice.

本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、制御権の移行時において、実作業が連続して
実行されるような二重化計算機システムを提供すること
にある。
The present invention has been made in view of these problems, and its purpose is to provide a redundant computer system in which actual work can be executed continuously during transfer of control rights.

(問題点を解決するための手段) 前記した問題点を解決する本発明は、2つの計算機と、
これら計算機の動作を監視する監視手段、実作業側の計
算機から待R(lII計算機のメモリに転送する等値化
データ及びそのアドレスを一時格納するバッファメモリ
を持った二重化制御装置とを有する待機冗長形の二重化
計算機システムにおいて、 前記各計算機内に、実作業の開始時点と終了時点とにス
タートマークとエンドマークとを挿入するマーク挿入手
段と、 前記バッファメモリから読み出した信号の中からエンド
マークを検出するエンドマーク検出手段と、 エンドマークが検出された場合前記スタートマークから
エンドマークまでのデータを前記アドレスに格納するデ
ータ格納手段とを備えている。
(Means for Solving the Problems) The present invention for solving the above-mentioned problems includes two computers,
A standby redundant system having a monitoring means for monitoring the operation of these computers, and a redundant control device having a buffer memory for temporarily storing the equalized data transferred from the computer on the actual work side to the memory of the standby computer and its address. In the duplex computer system, the computer system includes mark insertion means for inserting a start mark and an end mark at the start and end points of the actual work in each of the computers, and an end mark for inserting an end mark from among the signals read from the buffer memory. The apparatus includes end mark detection means for detecting an end mark, and data storage means for storing data from the start mark to the end mark at the address when an end mark is detected.

(作用) 実作業側の計X*は、実作業の実行中その作業の開始時
点と、終了時点とにスタートマークと、エンドマークと
を挿入し、制御権が移行すれば、工゛ ンドマークが挿
入されなくなる。待機側の計算機は、エンドマークが検
出される場合、スタートマークと、エンドマークとに挟
まれたデータを自分のメモリに格納しており、制御権が
移行すると、移行直前においてスタートマークが挿入さ
れたデータに対応する作業から実作業を開始する。
(Effect) Total X* on the actual work side inserts a start mark and an end mark at the start and end points of the actual work while it is being executed, and when control is transferred, the work mark is It will no longer be inserted. When the end mark is detected, the standby computer stores the start mark and the data sandwiched between the end mark in its own memory, and when control is transferred, the start mark is inserted just before the transfer. The actual work begins with the work corresponding to the acquired data.

(実施例) 以下図面を用いて、本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図は、本発明の一実施例を示す構成概念図である9
図において、1,2は計算機、3は二重化制御装置で、
その内部に両針算機1.2の動作を監視する監視手段3
1と、等値化するデータを一時格納するファーストイン
・ファーストアウト・バッファ(FIFO)32を有し
ている。
FIG. 1 is a conceptual diagram showing an embodiment of the present invention.
In the figure, 1 and 2 are computers, 3 is a redundant control device,
A monitoring means 3 for monitoring the operation of the double-handed counter 1.2 is provided inside thereof.
1 and a first-in first-out buffer (FIFO) 32 for temporarily storing data to be equalized.

計算機1.2において、11.21はそれぞれプロセッ
サ、12.22はそれぞれメインメモリで、これには各
種のデータベース、制御プログラム、制御プログラムか
らの要求に基づいて起動される等値化要求プログラムな
どが格納されている。
In the computer 1.2, 11.21 is a processor, and 12.22 is a main memory, which stores various databases, control programs, equalization request programs started based on requests from the control programs, etc. Stored.

13.23は実作業開始時点と終了時点に於いて、二重
化制御装置3内のFIFO32にスタートマークと、エ
ンドマークとを格納するマーク格納手段、14.24は
F I FO32から読み出されたデータの中にエンド
マークがあるか検出するエンドマーク検出手段、15.
25はエンドマークが検出されたとき、スタートマーク
からエンドマークまでのデータを自分のメインメモリ1
2.22に格納するデータ格納手段である。
13.23 is mark storage means for storing a start mark and an end mark in the FIFO 32 in the redundant control device 3 at the start and end of actual work, and 14.24 is data read from the FIFO 32. end mark detection means for detecting whether there is an end mark in the 15.
25 stores the data from the start mark to the end mark in its own main memory 1 when the end mark is detected.
2.22 is a data storage means.

4は各計Sat、2からの入出力バスの切換手段で、二
重化制御装置3からの信号によって切換えられる。5は
切換手段4を介して2つの計X、a1.2のいずれかに
接続される入出力装置である。
Reference numeral 4 denotes switching means for input/output buses from each Sat, 2, which is switched by a signal from the duplex control device 3. Reference numeral 5 denotes an input/output device connected to either of the two terminals X and a1.2 via the switching means 4.

(動作) このように構成した装置の動作を次に説明する。(motion) The operation of the apparatus configured in this way will be explained next.

ここでは計算機1を実作業側、計算機2を待機側とする
。実作業側の計算機1は、制御プログラムに従って例え
ばフィードバック制御や、シーケンス制御を実行し、メ
インメモリ12内のデータベースを更新する。更新した
データのうち待機側針xnのメモリ内容を等値化する必
要なものについては、等値化要求プログラムからの要求
にしたがって、等値化データフレームが作られ、これを
二重化制御装置3のFIFO32に格納する。
Here, computer 1 is assumed to be the actual working side, and computer 2 is assumed to be the standby side. The computer 1 on the actual work side executes, for example, feedback control or sequence control according to the control program, and updates the database in the main memory 12. Regarding the updated data that is necessary to equalize the memory contents of the standby hand xn, an equalized data frame is created according to a request from the equalization request program, and this is sent to the duplex control device 3. Store in FIFO32.

ここでマーク挿入手段13は、実作業の開始時点と、終
了時点とにスタートマークと、エンドマークとを挿入す
る。すなわち、計算機1が例えば複数の制御ループを制
御するような作業をしているような場合、一つのループ
の制御が開始される時点と、終了時点とにおいてスター
トマークと、エンドマークとが挿入され、また、複数の
シーケンステーブルに基づいてシーケンス制御を行って
いるような場合は、一つのシーケンステーブルを処理す
るごとにスタートマークと、エンドマークとを挿入する
Here, the mark insertion means 13 inserts a start mark and an end mark at the start and end points of the actual work. That is, when the computer 1 is working to control multiple control loops, for example, a start mark and an end mark are inserted at the time when control of one loop starts and when it ends. Furthermore, when sequence control is performed based on a plurality of sequence tables, a start mark and an end mark are inserted each time one sequence table is processed.

第2図はPIFO32に格納される等値化データフレー
ムの一例を示す構成概念図である。
FIG. 2 is a conceptual diagram showing an example of the equalized data frame stored in the PIFO 32.

スタートマーク61、待機側計算機のメモリの書込みア
ドレス62、更新された複数のデータ63、エンドマー
ク64で構成されている。
It consists of a start mark 61, a write address 62 in the memory of the standby computer, a plurality of updated data 63, and an end mark 64.

待機側計算機2は、PIFO32からのデータを読み出
し、自分のメモリ22内に格納する。
The standby computer 2 reads the data from the PIFO 32 and stores it in its own memory 22.

ここでメモリ22への格納に際しては、エンドマーク検
出手段24は、F I FO32から読み出されるデー
タの中にエンドマークがあるかどうか検出し、エンドマ
ークが検出された場合、スタートマーク61からエンド
マーク64に挾まれているデータ63を62で指定され
たアドレスに格納している。
When storing the data in the memory 22, the end mark detection means 24 detects whether or not there is an end mark in the data read from the FIFO 32, and if an end mark is detected, the data is read from the start mark 61 to the end mark. The data 63 sandwiched by 64 is stored at the address designated by 62.

第3図は実作業側の計XR1が例えばプロセス制御にお
けるシーケンステーブル処理を行う場合のフローチャー
トである。
FIG. 3 is a flowchart when the total XR1 on the actual work side performs sequence table processing in process control, for example.

このシーケンス処理では、シーケンステーブル1枚の処
理に先立って、その先頭にスタートマークと、テーブル
番号lを二重化制御装置3のFIF032に格納する。
In this sequence processing, before processing one sequence table, a start mark and table number l are stored at the beginning of the sequence table in the FIF 032 of the duplex control device 3.

テーブル実行処理では、実作業側の計算機1のメモリ1
2のデータベースを更新し、等値化が必要なデータにつ
いてはアドレスと、データとをF I FO32に格納
する。テーブルの処理の最後で、エンドマークをF I
 FO32に格納する。
In table execution processing, memory 1 of computer 1 on the actual work side
2 database is updated, and for data that requires equalization, addresses and data are stored in the FIFO32. At the end of table processing, set the end mark to FI
Store in FO32.

第4図は待機側の計算機2が行う等値化の為の動作を示
すフローチャートである。
FIG. 4 is a flowchart showing the operation for equalization performed by the computer 2 on the standby side.

待機側計算機2は、PIFO32からデータを読みだし
、この中にエンドマークがあるかどうか検出し、エンド
マークが検出された場合、スタートマークからエンドマ
ークまでのデータをメモリ22に格納し、等値化を完了
する。
The standby computer 2 reads data from the PIFO 32, detects whether there is an end mark in the data, and if an end mark is detected, stores the data from the start mark to the end mark in the memory 22, and calculates the equal value. complete the process.

以上の動作を各テーブルごとに全テーブルについて行う
ことにより、待i側の計算機1において更新されたデー
タは、PIFO32を通じて逐次待機側計算機2のメモ
リ22の指定されたアドレスに格納される。
By performing the above operations for all tables for each table, the data updated in the computer 1 on the standby side is sequentially stored in the designated address of the memory 22 of the computer 2 on the standby side through the PIFO 32.

シーケンステーブル実行中に計算R1が故障し、制御権
が待機側の計算機2に移行すると、計算機1は、FIF
O32にエンドマークを挿入しなくなる。この為に処理
中のテーブルによって更新されていたデータベースは、
待機側計算a2のメモリ22に格納されなくなる。した
がって制御権を受は取った計算機2は、それまでに等値
化されたテーブル番号+1のテーブル(制御権移行前に
実行していたテーブル)から処理を開始することとなる
。これによって、制御の連続性を保証することができる
When calculation R1 fails during execution of the sequence table and control is transferred to computer 2 on the standby side, computer 1 uses FIF
No longer inserts an end mark in O32. For this reason, the database that was being updated by the table being processed is
It is no longer stored in the memory 22 of the standby side calculation a2. Therefore, the computer 2 that has taken control starts processing from the table whose table number is +1 that has been equalized up to that point (the table that was being executed before the transfer of control). This ensures continuity of control.

なお、二重化制御装置3は、制aIJ権の移行に件って
、切換手段4を駆動し1.入出力装置5を制御権を受は
収った計算機2側に接続させる。
Note that the redundancy control device 3 drives the switching means 4 to perform 1. The input/output device 5 is connected to the computer 2 which has received control authority.

(発明の効果) 以上詳細に説明したように、本発明によれば、実作業の
開始時点と、終了時点とにスタートマークと、エンドマ
ークとを挿入し、待機側の計算機はエンドマークを検出
した場合自分のメモリに等値化するデータを格納するよ
うにしたものである。
(Effects of the Invention) As described in detail above, according to the present invention, a start mark and an end mark are inserted at the start and end points of the actual work, and the standby computer detects the end mark. In this case, the data to be equalized is stored in its own memory.

したがって、本発明によれば、制御権を受けとつ計算機
は、エンドマークの有無によって、制御権を受取る直前
の制御状態を知ることができ、連続性のある制御を行う
ことができる。
Therefore, according to the present invention, the computer receiving the control right can know the control state immediately before receiving the control right from the presence or absence of the end mark, and can perform continuous control.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す構成ブロック図、第2
図はFIFOバッファに格納される等値化データのフレ
ーム構成図、第3図及び第4図は動作の一例を示すフロ
ーチャートである。 1.2・・・計X、機 11.21・・・プロセッサ 12.22・・・メインメモリ 13.23・・・マーク挿入手段 14.24・・・エンドマーク検出手段15.25・・
・データ格納手段 31・・・監視手段 32・・・バッファメモリ 4・・・切換手段 5・・・入出力装置 第1図 第2図 ¥3図   第4図
FIG. 1 is a configuration block diagram showing one embodiment of the present invention, and FIG.
The figure is a frame configuration diagram of equalized data stored in the FIFO buffer, and FIGS. 3 and 4 are flowcharts showing an example of the operation. 1.2... Total X, machine 11.21... Processor 12.22... Main memory 13.23... Mark insertion means 14.24... End mark detection means 15.25...
・Data storage means 31... Monitoring means 32... Buffer memory 4... Switching means 5... Input/output device Figure 1 Figure 2 ¥3 Figure 4

Claims (1)

【特許請求の範囲】 2つの計算機と、これら計算機の動作を監視する監視手
段、実作業側の計算機から待機側計算機のメモリに転送
する等値化データ及びそのアドレスを一時格納するバッ
ファメモリを持った二重化制御装置とを有する待機冗長
形の二重化計算機システムにおいて、 前記各計算機内に、実作業の開始時点と終了時点とにス
タートマークとエンドマークとを挿入するマーク挿入手
段と、 前記バッファメモリから読み出した信号の中からエンド
マークを検出するエンドマーク検出手段と、 エンドマークが検出された場合前記スタートマークから
エンドマークまでのデータを前記アドレスに格納するデ
ータ格納手段とを備え、 制御権が移行した計算機は、スタートマークが挿入され
たデータに対応する作業から実作業を開始することを特
徴とする二重化計算機システム。
[Claims] The computer has two computers, a monitoring means for monitoring the operations of these computers, and a buffer memory for temporarily storing the equalized data and its address transferred from the computer on the actual working side to the memory of the standby side computer. In a standby redundant type duplex computer system having a duplex control device, the computer system comprises mark insertion means for inserting a start mark and an end mark in each computer at the start and end points of an actual work; An end mark detection means for detecting an end mark from a read signal, and a data storage means for storing data from the start mark to the end mark at the address when the end mark is detected, and the control right is transferred. This computer is a redundant computer system characterized by starting the actual work from the work corresponding to the data in which the start mark has been inserted.
JP62319254A 1987-12-17 1987-12-17 Duplex computer system Pending JPH01159740A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202894A (en) * 1992-09-28 1994-07-22 Nec Corp Shared memory control circuit
JP2016224760A (en) * 2015-06-01 2016-12-28 富士通株式会社 Control system and processing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250447A (en) * 1984-05-24 1985-12-11 Nec Corp Post-replacement system of magnetic disk file
JPS61136137A (en) * 1984-12-07 1986-06-24 Yokogawa Electric Corp Duplex computer system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250447A (en) * 1984-05-24 1985-12-11 Nec Corp Post-replacement system of magnetic disk file
JPS61136137A (en) * 1984-12-07 1986-06-24 Yokogawa Electric Corp Duplex computer system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202894A (en) * 1992-09-28 1994-07-22 Nec Corp Shared memory control circuit
JP2016224760A (en) * 2015-06-01 2016-12-28 富士通株式会社 Control system and processing method thereof

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