JPH01152868A - Picture processor - Google Patents
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- JPH01152868A JPH01152868A JP62313321A JP31332187A JPH01152868A JP H01152868 A JPH01152868 A JP H01152868A JP 62313321 A JP62313321 A JP 62313321A JP 31332187 A JP31332187 A JP 31332187A JP H01152868 A JPH01152868 A JP H01152868A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は画像処理装置に関し、特に、画像縮小機能を備
えた画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an image processing apparatus, and particularly to an image processing apparatus equipped with an image reduction function.
(従来の技術)
画像処理装置においては、画像データの使用用途により
、その画像データの大きさが変わる。例えば、原稿を画
像データとして伝送し、受信側の記録紙上に記録するフ
ァクシミリ装置では、受信側の記録紙のサイズにより制
限を受け、また、ワードプロセッサやパーソナルコンピ
ュータ等で画像編集を行う場合には、その編集意図によ
って様々な大きさの画像データが要求される。(Prior Art) In an image processing device, the size of image data changes depending on the intended use of the image data. For example, a facsimile machine that transmits a document as image data and records it on recording paper at the receiving end is limited by the size of the recording paper at the receiving end, and when editing images using a word processor or personal computer, etc. Image data of various sizes are required depending on the editing intention.
そこで、従来、画像の拡大・縮小処理を行うために、1
画面分の画像データの主走査方向において各ラインの画
素データを拡大・縮小率に応じて重複読みあるいは間引
き読みするとともに、副走査方向においてライン全部の
画素データを重複読みあるいは間引き読みし、いわゆる
変倍変換を行って上記要求に応えていた。Therefore, conventionally, in order to perform image enlargement/reduction processing, 1
In the main scanning direction of the image data for the screen, the pixel data of each line is read repeatedly or thinned out according to the enlargement/reduction ratio, and in the sub-scanning direction, the pixel data of all the lines are read repeatedly or thinned out, and so-called conversion is performed. The above request was met by performing double conversion.
(発明が解決しようとする問題点)
しかしながら、このような従来の画像処理装置にあって
は、縮小処理時、副走査方向において、間引きラインの
データ内容のいかんにかかわらず、ライン間引きを行っ
ていたため、副走査方向の細線の欠落等により、画質が
悪化するという問題があった。(Problem to be Solved by the Invention) However, in such conventional image processing devices, lines are thinned out in the sub-scanning direction during reduction processing, regardless of the data content of the thinned lines. Therefore, there is a problem in that the image quality deteriorates due to the omission of thin lines in the sub-scanning direction.
(発明の目的)
そこで、本発明は、ライン間引きに際し、間引きライン
を前ラインあるいは後ラインと比較し、間引きラインの
黒データを該比較ラインに移植することにより、間引き
ラインの黒データの欠落を防止し、副走査方向の細線等
の欠落を防止して、縮小処理における画質を向上させる
ことを目的としている。(Object of the Invention) Therefore, the present invention eliminates the loss of black data on the thinned out line by comparing the thinned out line with the previous line or the next line and transplanting the black data of the thinned out line to the comparison line. The purpose of this invention is to improve image quality in reduction processing by preventing thin lines and the like from being lost in the sub-scanning direction.
(発明の構成)
本発明は、上記目的を達成するため、主走査方向の画素
データの間引きを行う画素間引手段と、副走査方向のラ
インの間引きを行うライン間引手段と、を備え、画像の
縮小処理を行う画像処理装置であって、前記画素間引手
段が間引き画素データを該画素データより前の画素デー
タあるいは後の画素データと比較して選定し、前記ライ
ン間引手段が間引きラインの各画素データを該ラインよ
り前のラインの各画素データあるいは後のラインの各画
素データと比較して間引き画素データを選定してライン
間引きを行うことを特徴とする画像処理装置を特徴とす
るものである。(Structure of the Invention) In order to achieve the above object, the present invention includes pixel thinning means for thinning out pixel data in the main scanning direction, and line thinning means for thinning out lines in the sub-scanning direction, The image processing device performs image reduction processing, wherein the pixel thinning means selects thinned pixel data by comparing it with pixel data before or after the pixel data, and the line thinning means selects thinned pixel data by comparing it with pixel data before or after the pixel data, and the line thinning means selects thinned pixel data by comparing it with pixel data before or after the pixel data. The image processing device is characterized by comparing each pixel data of a line with each pixel data of a line before the line or each pixel data of a line after the line, selecting pixel data to be thinned out, and performing line thinning. It is something to do.
以下、本発明の実施例に基づいて具体的に説明する。第
1図〜第5図は本発明の一実施例を示す図であり、ファ
クシミリ装置に適用したものである。Hereinafter, the present invention will be specifically explained based on examples. 1 to 5 are diagrams showing an embodiment of the present invention, which is applied to a facsimile machine.
第1図において、1はファクシミリ装置であり、ファク
シミリ装置1は、本体2、本体2上部に設けられ原稿の
載置される原稿台3、操作部4およびハンドセット5を
備えている。操作部4にはテンキー4aやその他のコマ
ンドを入力する操作キー4bおよび入力コマンドやファ
クシミリ装置1からオペレータへの伝達する情報を表示
する表示部40等を備えており、ハンドセット5は本体
2に設けられた設置台5aにセットされている。In FIG. 1, reference numeral 1 denotes a facsimile machine, and the facsimile machine 1 includes a main body 2, a document table 3 provided above the main body 2 and on which a document is placed, an operating section 4, and a handset 5. The operation unit 4 includes a numeric keypad 4a, operation keys 4b for inputting other commands, and a display unit 40 for displaying input commands and information transmitted from the facsimile machine 1 to the operator. It is set on a mounted installation stand 5a.
ファクシミリ装置lは、第2図に示す画像縮小処理回路
10を備えており、画像縮小処理回路10は、主走査処
理回路20、副走査処理回路30、バッファ回1!Ir
40およびラインメモリ50を有している。The facsimile machine 1 includes an image reduction processing circuit 10 shown in FIG. 2, which includes a main scanning processing circuit 20, a sub-scanning processing circuit 30, and a buffer circuit 1! Ir
40 and a line memory 50.
主走査処理回路20にはファクシミリ装置1のスキャナ
で読み取られ多値のディジタルデータに変換された画像
データ(入力画像データ)が入力され、画像データは1
ラインづつシリアルデータとして人力される。1ライン
分の画像データは所定数の画素データより構成されてい
る。主走査処理回路20に入力された画像データは後述
する主走査方向の縮小処理が行われ、バス11を介して
順次副走査処理回路30に出力される。副走査処理回路
30に入力された画像データは後述する副走査方向の縮
小処理が行われ、バス12、バッファ回路40およびバ
ス13を介してラインメモリ50に順次記憶される。バ
ッファ回路40はいわゆるスリーステートバッファであ
り、副走査処理回路30からの画像データの人・出力と
、ラインメモリ50からの画像データの入・出力とをフ
ァクシミリ装置lの制御回路からのイネーブル信号(E
NB)に基づいて行う。Image data (input image data) read by the scanner of the facsimile machine 1 and converted into multivalued digital data is input to the main scanning processing circuit 20.
It is manually input as serial data line by line. One line of image data is composed of a predetermined number of pixel data. The image data input to the main scanning processing circuit 20 undergoes reduction processing in the main scanning direction, which will be described later, and is sequentially output to the sub-scanning processing circuit 30 via the bus 11. The image data input to the sub-scanning processing circuit 30 undergoes reduction processing in the sub-scanning direction, which will be described later, and is sequentially stored in the line memory 50 via the bus 12, buffer circuit 40, and bus 13. The buffer circuit 40 is a so-called three-state buffer, and the input/output of image data from the sub-scanning processing circuit 30 and the input/output of image data from the line memory 50 are controlled by an enable signal ( E
NB).
ラインメモリ50は等倍時の1ライン分の画像データを
格納する容量を有し、副走査処理回路30から画像デー
タ(画素データ)が入力されると、先に記憶した先頭画
素データからバス13、バッファ回路40およびバス1
4を介して順次副走査処理回路3゜に出力する。副走査
処理回路30は、後述するように、ライン間引きを行う
とき、ラインメモリ50から人力される画像データを出
力画像データとして出力するとともに、該画像データと
主走査処理回路20から入力される画像データとを比較
して間引きラインの黒データを比較ラインの画像データ
として移植し、移植処理した画像データをラインメモリ
50に記憶する。The line memory 50 has a capacity to store one line of image data at the same magnification, and when image data (pixel data) is inputted from the sub-scanning processing circuit 30, the line memory 50 starts from the previously stored first pixel data on the bus 13. , buffer circuit 40 and bus 1
4 to the sub-scanning processing circuit 3°. As will be described later, when performing line thinning, the sub-scanning processing circuit 30 outputs the manually inputted image data from the line memory 50 as output image data, and also outputs the image data and the image input from the main-scanning processing circuit 20. The black data of the thinned out line is transplanted as the image data of the comparison line, and the transplanted image data is stored in the line memory 50.
面記主走査処理回路20は、第3図に示すように、フリ
ップフロップ21.22、マルチプレクサ23、コンパ
レータ24、ゲート25およびフリップフロップ26.
27を有している。フリップフロップ21.22はいわ
ゆるDフリップフロップであり、ファクシミリ装置lの
制御回路から入力される基本クロック信号CLKに同期
して入力データをランチする(第5図参照)。フリップ
フロップ21には前記入力画像データが入力され、入力
画像データを画素データ毎に基本クロック信号CLKに
よりラッチしてフリップフロップ22.マルチプレクサ
23およびコンパレータ24に出力する。フリップフロ
ップ22はフリップフロップ21から入力される画像デ
ータを基本クロック信号CLKに同期してラッチし、マ
ルチプレクサ23およびコンパレータ24に出力する。As shown in FIG. 3, the surface main scanning processing circuit 20 includes flip-flops 21, 22, a multiplexer 23, a comparator 24, a gate 25, and flip-flops 26.
It has 27. The flip-flops 21 and 22 are so-called D flip-flops, and launch input data in synchronization with the basic clock signal CLK input from the control circuit of the facsimile machine 1 (see FIG. 5). The input image data is input to the flip-flop 21, which latches the input image data for each pixel data using the basic clock signal CLK. It is output to multiplexer 23 and comparator 24. Flip-flop 22 latches the image data input from flip-flop 21 in synchronization with basic clock signal CLK, and outputs it to multiplexer 23 and comparator 24.
すなわち、フリップフロップ22はフリップフロップ2
1より1画素分先行する画素データをラッチしてマルチ
プレクサ23およびコンパレータ24に出力する。コン
パレータ24はフリップフロップ21とフリップフロッ
プ22から入力される画像データ(画素データ)を比較
し、フリップフロップ21のラッチする画像データがフ
リップフロップ22のう・7チする画像データよりも大
きいとき、出力をハイ“I(”とする。また、ゲート2
5にはファクシミリ装置1の制御回路から間引きタイミ
ングを示す間引信号RENBがフリップフロップ26.
27を介して入力されており、間引信号RENBは間引
きタイミング時、ロー“L”となる信号である。フリ・
7プフロソプ26.27はいわゆるDフリップフロップ
であり、前記基本クロック信号CLKにより動作する。That is, the flip-flop 22 is the flip-flop 2
The pixel data preceding 1 by one pixel is latched and output to the multiplexer 23 and the comparator 24. The comparator 24 compares the image data (pixel data) input from the flip-flop 21 and the flip-flop 22, and when the image data latched by the flip-flop 21 is larger than the image data latched by the flip-flop 22, it outputs Let be high “I(”. Also, gate 2
A thinning signal RENB indicating the thinning timing is sent from the control circuit of the facsimile machine 1 to the flip-flop 26.5.
27, and the thinning signal RENB is a signal that becomes low "L" at the thinning timing. pretend·
7 Pflosops 26 and 27 are so-called D flip-flops, which operate according to the basic clock signal CLK.
ゲート25はコンパレータ24およびフリップフロップ
27の出力がともにロー“L″のとき”H″となるセレ
クト信号SEをマルチプレクサ23に出力する。マルチ
プレクサ23はセレクト信号SEがロー“L″のときフ
リップフロップ21からの画像データを副走査処理回路
30に出力し、セレクト信号SEがハイ“[■”のとき
フリップフロップ22からの画像データを副走査処理回
路30に出力する。したがって、主走査処理回路20は
間引信号RENBがハイ“H”で、間引きを行わないと
きは、フリップフロップ2Iのラッチする画像データを
副走査処理回路30に出力し、間引信号RENBがロー
“L”で、間引きを行なうとぎには、フリップフロップ
21のラッチする画像データとフリップフロップ22の
ラッチする画像データのうち大きい方の画像データ、す
なわち黒い方の画像データを副走査処理回路30に出力
する。The gate 25 outputs to the multiplexer 23 a select signal SE that becomes "H" when the outputs of the comparator 24 and the flip-flop 27 are both low "L". The multiplexer 23 outputs the image data from the flip-flop 21 to the sub-scanning processing circuit 30 when the select signal SE is low "L", and outputs the image data from the flip-flop 22 to the sub-scanning processing circuit 30 when the select signal SE is high "[■"]. It is output to the scanning processing circuit 30. Therefore, when the thinning signal RENB is high "H" and no thinning is performed, the main scanning processing circuit 20 outputs the image data latched by the flip-flop 2I to the sub-scanning processing circuit 30, and the thinning signal RENB is low. When thinning is performed at "L", the larger image data of the image data latched by the flip-flop 21 and the image data latched by the flip-flop 22, that is, the black image data, is sent to the sub-scanning processing circuit 30. Output.
前記副走査処理回路30は、第4図に示すように、フリ
ップフロップ31.32.33.34、コンパレータ3
5、マルチプレクサ36およびゲート37を有している
。フリップフロップ31は主走査処理回路20から入力
される画像データを画素間引きタイミングを示す変倍ク
ロック信号RDCKに基づいてラッチし、ラッチした画
像データをコンパレータ35およびマルチプレクサ36
に出力する。ずなわち、フリップフロップ31は主走査
処理回路20からの画像データを変倍クロック信号RD
CKに基づいて画素の間引きを行ってコンパレーク35
、マルチプレクサ36に出力している。フリップフロッ
プ32およびフリップフロップ33にはバッファ回路4
0からラインメモリ50内の画像データが入力され、フ
リップフロップ32.33は入力される画像データを変
倍クロック信号RDCKに基づいてラッチする。フリッ
プフロップ32はラッチした画像データをフリップフロ
ップ34に出力し、フリップフロップ34は入力される
画像データを変倍クロック信号RDCKに基づいてラッ
チして出力画像データとして出力する。フリップフロッ
プ33はラッチした画像データをコンパレータ35およ
びマルチプレクサ36に出力し、コンパレータ35はフ
リップフロップ31から入力される画像データとフリッ
プフロップ33から入力される画像データを比較してフ
リップフロップ33から入力される画像データの方が大
きいときロー“L”となる信号をゲート37に出力する
。ゲート37には、また、ライン間引きタイミング時ロ
ー“■、”となるライン間引信号RDLNがファクシミ
リ装置1の制御回路から入力されており、ゲート37は
、ライン間引き・タイミング時、コンパレータ35の出
力がロー’L”となると、セレクト信号SEをマルチプ
レクサ36に出力する。マルチプレクサ36はこのセレ
クト信号SEがロー“°L”のとき・フリップフロップ
31からの画像データをバッファ回路40に出力し、セ
レクト信号SEがハイ“H”のとき、フリップフロップ
33からの画像データをバッファ回路40へ出力する。As shown in FIG. 4, the sub-scanning processing circuit 30 includes flip-flops 31, 32, 33, and
5, a multiplexer 36 and a gate 37. The flip-flop 31 latches the image data input from the main scanning processing circuit 20 based on the scaling clock signal RDCK indicating the pixel thinning timing, and transfers the latched image data to the comparator 35 and the multiplexer 36.
Output to. In other words, the flip-flop 31 converts the image data from the main scanning processing circuit 20 into the variable-magnification clock signal RD.
Performs pixel thinning based on CK and comparator 35
, are output to the multiplexer 36. A buffer circuit 4 is provided in the flip-flop 32 and the flip-flop 33.
Image data in the line memory 50 is input from 0 to 1, and the flip-flops 32 and 33 latch the input image data based on the scaling clock signal RDCK. The flip-flop 32 outputs the latched image data to the flip-flop 34, and the flip-flop 34 latches the input image data based on the scaling clock signal RDCK and outputs it as output image data. The flip-flop 33 outputs the latched image data to a comparator 35 and a multiplexer 36, and the comparator 35 compares the image data input from the flip-flop 31 and the image data input from the flip-flop 33, and compares the image data input from the flip-flop 33. When the image data is larger, a signal that becomes low "L" is output to the gate 37. The gate 37 also receives the line thinning signal RDLN, which becomes low "■," at the line thinning timing, from the control circuit of the facsimile machine 1, and the gate 37 receives the output of the comparator 35 at the line thinning timing. When the select signal SE becomes low 'L', the select signal SE is output to the multiplexer 36. When the select signal SE is low 'L', the multiplexer 36 outputs the image data from the flip-flop 31 to the buffer circuit 40, and selects the When the signal SE is high "H", the image data from the flip-flop 33 is output to the buffer circuit 40.
前記ラインメモリ50はバッファ回路40を介して副走
査処理回路30のマルチプレクサ36から入力される画
像データを基本クロック信号CLK (第5図参照)の
ハイ“I]″時に書き込み、基本クロック信号CLKの
ロー“L”時に読み出す。したがって、副走査処理回路
30は主走査処理回路20で比較処理された画像データ
をフリップフロップ31で画素間引きを行った後、間引
き率に応じて重複書きしてラインメモリ50に移植し、
これを再び間引き率に応じて変倍クロック信号RDCK
に基づいてラッチ(間引き)して出力することにより、
画素間引き処理を行うとともに、ライン間引きの行なわ
れるラインの画素データが後のラインの画素データより
大きいときには後のラインに移植して、いわゆる比較処
理を行って出力している。この副走査処理回路30から
の出力画像データを図外のライン間引回路により単順な
ライン間引処理を行ってライン間引きを行う。この場合
のライン間引は変倍クロック信号RDCKに基づいて行
なわれる。したがって、主走査処理回路20および副走
査処理回路30の一部は画素間引手段を構成し、副走査
処理回路30および図外のライン間引回路はライン間引
手段を構成している。The line memory 50 writes the image data input from the multiplexer 36 of the sub-scanning processing circuit 30 via the buffer circuit 40 when the basic clock signal CLK (see FIG. 5) is high "I", and when the basic clock signal CLK is high. Read when low “L”. Therefore, the sub-scanning processing circuit 30 thins out the pixels of the image data subjected to the comparison processing in the main-scanning processing circuit 20 using the flip-flop 31, writes the data in duplicate according to the thinning rate, and transplants it to the line memory 50.
The scaling clock signal RDCK is again adjusted according to the thinning rate.
By latching (thinning) and outputting based on
In addition to performing pixel thinning processing, when the pixel data of the line to which line thinning is performed is larger than the pixel data of a subsequent line, it is transferred to the subsequent line, and a so-called comparison processing is performed and output. The output image data from the sub-scanning processing circuit 30 is subjected to a single line thinning process by a line thinning circuit (not shown) to perform line thinning. In this case, line thinning is performed based on the variable scale clock signal RDCK. Therefore, a part of the main scanning processing circuit 20 and the sub-scanning processing circuit 30 constitute a pixel thinning means, and the sub-scanning processing circuit 30 and a line thinning circuit (not shown) constitute a line thinning means.
なお、上記基本クロック信号CLK、基本クロック信号
CLK、間引信号RENB、セレクト信号SE、変倍ク
ロック信号RDCKおよびライン間引信号RDLNはフ
ァクシミリ装置lの制御回路の変倍クロックジェネレー
タ等により、指定された変倍率等に基づいて作成される
。The basic clock signal CLK, the basic clock signal CLK, the thinning signal RENB, the select signal SE, the scaling clock signal RDCK, and the line thinning signal RDLN are specified by the scaling clock generator, etc. of the control circuit of the facsimile machine l. It is created based on the magnification ratio etc.
次に、作用を説明する。Next, the effect will be explained.
ファクシミリ装置は原稿台3にセットされた原稿を一枚
づつスキャナに送り、主走査及び副走査して原稿の画像
を読み取る。スキャナで読み取られた画像データは多値
のディジタルデータに変換されて主走査処理回路20に
入力画像データとして入力される。The facsimile machine sends original documents set on a document table 3 one by one to a scanner, and performs main scanning and sub-scanning to read images of the original documents. The image data read by the scanner is converted into multivalued digital data and input to the main scanning processing circuit 20 as input image data.
以下、この画像縮小処理回路10の作用を、第5図に示
すタイミングチャートに基づいて説明する。The operation of this image reduction processing circuit 10 will be explained below based on the timing chart shown in FIG.
主走査処理回路20のフリップフロップ21に入力され
た画像データは、第5図(a)(e)(f)に示すよう
に、基本クロック信号CLKに基づいてランチされ、フ
リップフロップ22.23およびコンパレータ24に出
力される。また、フリップフロップ22に入力された画
像データは、第5図(a)(f) (g)に示すよう
に、基本クロック信号CLKに基づいてランチされ、マ
ルチプレクサ23おヨヒコンバレータ24に出力される
。コンパレータ24はフリップフロップ21からの画像
データとフリップフロップ22からの画像データを比較
し、フリップフロップ22の画像データが大きいとき、
ロー“L”信号をゲート25に出力する。一方、画素の
間引きタイミングを示す間引信号RENBのロー“L”
信号がフリップフロップ26.27で遅延されてゲート
25に入力されると(第5図(c)(h)参照)、この
タイミング時にフリップフロップ22でラッチされてい
る画像データが間引き画像データに8亥当し、後の画素
データであるフリップフロップ21のラッチ画像データ
より大きいとき、マルチプレクサ23はフリップフロッ
プ22の画像データを出力する(第5図(h)(i)参
照)。したがって、主走査処理回路20は間引画素デー
タ(第5図ではD2、D2、D9、DI6)を後の画素
データ(第5図ではD3 、D6 、D171.DI?
)と比較し、後の画素より大きいとき、すなわち黒デー
タのとき、間引画素を後画素と置き換える(移植する)
。この比較処理を行った画像データを副走査処理回路3
0のフリップフロップ31へ出力する。The image data input to the flip-flop 21 of the main scanning processing circuit 20 is launched based on the basic clock signal CLK, as shown in FIGS. It is output to the comparator 24. Further, the image data input to the flip-flop 22 is launched based on the basic clock signal CLK and output to the multiplexer 23 and the converter 24, as shown in FIGS. The comparator 24 compares the image data from the flip-flop 21 and the image data from the flip-flop 22, and when the image data from the flip-flop 22 is large,
A low "L" signal is output to the gate 25. On the other hand, the thinning signal RENB indicating the pixel thinning timing is low “L”.
When the signal is delayed by the flip-flops 26 and 27 and input to the gate 25 (see FIG. 5(c) and (h)), the image data latched by the flip-flop 22 at this timing is reduced to thinned-out image data. Generally, when the pixel data is larger than the latch image data of the flip-flop 21, which is the subsequent pixel data, the multiplexer 23 outputs the image data of the flip-flop 22 (see FIGS. 5(h) and (i)). Therefore, the main scanning processing circuit 20 converts thinned-out pixel data (D2, D2, D9, DI6 in FIG. 5) to later pixel data (D3, D6, D171.DI? in FIG. 5).
), and when it is larger than the later pixel, that is, when it is black data, replace (transfer) the thinned out pixel with the later pixel.
. The image data that has undergone this comparison processing is transferred to the sub-scanning processing circuit 3.
0 to the flip-flop 31.
フリップフロップ31はこの比較処理の行なわれた画像
データを変倍クロック信号RDCKに基づいてランチし
、コンパレータ35とマルチプレクサ36に出力する。The flip-flop 31 launches the image data that has been subjected to the comparison process based on the scaling clock signal RDCK, and outputs it to the comparator 35 and the multiplexer 36.
この変倍クロック信号1’2DcKは、第5図(d)に
示すように、主走査方向の画素データの間引きタイミン
グの基本クロック信号CLKを連ねたものであり、フリ
ップフロップ31のランチデータは第5図(j)に示す
ように、間引画素データ(DZ 、D5等)の間引かれ
た画像デー夕である(第5図(i)(j)参照)。As shown in FIG. 5(d), this scaling clock signal 1'2DcK is a series of basic clock signals CLK at the thinning timing of pixel data in the main scanning direction, and the launch data of the flip-flop 31 is As shown in FIG. 5(j), the image data is thinned out pixel data (DZ, D5, etc.) (see FIG. 5(i) and (j)).
ライン間引タイミングでないときは、ライン間引信号R
DLNはハイ“H”であり、ゲート37はロー“L”の
セレクト信号SEをマルチプレクサ36に出力する。し
たがって、マルチプレクサ36はフリップフロップ31
のラッチデータをバッファ回路40へ出力し、ラインメ
モリ50はバッファ回路40を介して入力される画像デ
ータを基本クロック信号CLKのハイ“H”時に書き込
みを行う(第5図(b)(k)(1)参照)。その結果
、前記間引画素データの手前の画素データが2度書き込
まれ、ラインメモ、す50には等倍時と同じ数の画素デ
ータが順次書き込まれる。また、ラインメモリ50に書
き込まれた画素データは、第5図(m)に示すように、
基本クロック信号CLKのロー“L”時に読み出され、
バッファ回路40を介してフリップフロップ32.33
に出力される(第5図(m)(n)(o)参照)。した
がって、フリ・ノブフロップ32.33には等倍時と同
じ数の画素データが入力されるが、フリップフロップ3
2およびフリップフロップ33は変倍クロック信号RD
CKに基づいて入力データをラッチするため、フリップ
フロップ32およびフリップフロップ33からは、重複
読みされた一方の画素データが間引かれる。その結果、
フリップフロップ32およびフリップフロップ33から
はフリップフロップ31で間引処理された画像データと
同様の間引処理の行なわれた画像データが出力される。When it is not the line thinning timing, line thinning signal R
DLN is high "H", and the gate 37 outputs a low "L" select signal SE to the multiplexer 36. Therefore, the multiplexer 36 is connected to the flip-flop 31
outputs the latch data to the buffer circuit 40, and the line memory 50 writes the image data input through the buffer circuit 40 when the basic clock signal CLK is high (FIGS. 5(b) and 5(k)). (See (1)). As a result, the pixel data before the thinned-out pixel data is written twice, and the same number of pixel data as at the same magnification is sequentially written into the line memo 50. Furthermore, the pixel data written in the line memory 50 is as shown in FIG. 5(m).
Read when the basic clock signal CLK is low “L”,
Flip-flops 32 and 33 through the buffer circuit 40
(See Figure 5 (m), (n), and (o)). Therefore, the same number of pixel data is input to the flip-knob flops 32 and 33 as at the same magnification, but the flip-flop 3
2 and the flip-flop 33 receive the variable-magnification clock signal RD.
In order to latch input data based on CK, pixel data from one of the flip-flops 32 and 33 that has been read repeatedly is thinned out. the result,
The flip-flop 32 and the flip-flop 33 output image data that has been subjected to the same thinning process as the image data that has been thinned out by the flip-flop 31.
フリップフロップ32のラッチデータはフリップフロッ
プ34に入力され、フリップフロップ34で変倍クロッ
ク信号RDCKに基づいてラッチされて出力画像データ
として出力される。この出力画像データを図外のライン
間引回路が変倍クロック信号RDCKに基づいてライン
間引処理を行い、主走査方向および副走査方向の縮小処
理が行われる。The latched data of the flip-flop 32 is input to the flip-flop 34, where it is latched based on the variable magnification clock signal RDCK and output as output image data. A line thinning circuit (not shown) performs line thinning processing on this output image data based on the scaling clock signal RDCK, and reduction processing is performed in the main scanning direction and the sub scanning direction.
一方、ライン間引タイミングになると、ライン間引信号
RDLNはロー“L”となり、ゲート37はコンパレー
タ35の比較結果に応じてセレクト信号SEをハイ“H
”あるいはロー“L″とする。On the other hand, at the line thinning timing, the line thinning signal RDLN becomes low "L", and the gate 37 changes the select signal SE to high "H" according to the comparison result of the comparator 35.
” or low “L”.
このライン間引信号RDLNがロー″L”となる間引タ
イミング時にフリップフロップ34から出力される画像
データが1ライン分間引かれる。すなわち、コンパレー
タ35はフリップフロップ31からの画像データ(画素
データ)とフリップフロップ33からの画像データ(画
素データ)を比較し、フリップフロップ33からの画像
データの方が大きいとき、出力をロー“L”とし、ゲー
ト37はハイ“L″のセレクト信号SEをマルチプレク
サ3Gに出力する。マルチプレクサ36はセレクト信号
SEがハイ“l]”になると、フリップフロップ33か
ら画像データをバッファ回路40へ出力する。したがっ
て、間引かれるラインの画像データが次ラインの画像デ
ータよりも大きいとき(黒いとき)、次ラインの画像デ
ータと置き換えられ(移植され)、ラインメモリ50に
記憶される。その結果、間引ラインに細線等があっても
、その画像データは次ラインの画像データに移植され、
欠落することなく、出力画像データとして出力される。At the thinning timing when the line thinning signal RDLN goes low "L", the image data output from the flip-flop 34 is thinned out for one line. That is, the comparator 35 compares the image data (pixel data) from the flip-flop 31 and the image data (pixel data) from the flip-flop 33, and when the image data from the flip-flop 33 is larger, the output is set to low. ”, and the gate 37 outputs a high “L” select signal SE to the multiplexer 3G. When the select signal SE becomes high "l", the multiplexer 36 outputs the image data from the flip-flop 33 to the buffer circuit 40. Therefore, when the image data of the line to be thinned out is larger than the image data of the next line (black), it is replaced (transplanted) with the image data of the next line and stored in the line memory 50. As a result, even if there are thin lines etc. in the thinning line, the image data is transferred to the image data of the next line,
It is output as output image data without any loss.
このように、縮小処理において、主走査方向の画素デー
タの間引処理で間引かれる画素データの移植を主走査処
理回路20の比較処理で行うことができるとともに、副
走査方向の画像データの間引処理で間引かれる画素デー
タの移植を副走査処理回路30の比較処理で行うことが
でき、黒データの欠落を防止することができる。したが
って、縮小処理による細線等の欠落を防止することがで
き、画質を向上させることができる。In this way, in the reduction process, the pixel data thinned out in the pixel data thinning process in the main scanning direction can be transplanted by the comparison process of the main scanning processing circuit 20, and the pixel data thinned out in the pixel data thinning process in the main scanning direction can be transplanted, and the The pixel data thinned out in the thinning process can be transplanted by the comparison process of the sub-scanning processing circuit 30, and it is possible to prevent black data from being lost. Therefore, it is possible to prevent the loss of thin lines and the like due to reduction processing, and it is possible to improve the image quality.
なお、上記実施例ではファクシミリ装置に適用した場合
について述べたが、これに限るものではな(、コンピュ
ータやワードプロセッサ等画像処理を行う画像処理装置
一般に適用することができる。In the above embodiments, the case where the present invention is applied to a facsimile machine has been described, but the present invention is not limited to this (it can be applied to general image processing apparatuses that perform image processing, such as computers and word processors).
(効果)
本発明によれば、間引きラインの黒データの欠落を防止
して副走査方向の1g線等の欠落を防止することができ
、縮小処理における画質を向上させることができる。(Effects) According to the present invention, it is possible to prevent the loss of black data in the thinned-out line and to prevent the loss of 1g lines and the like in the sub-scanning direction, and it is possible to improve the image quality in the reduction process.
第1図〜第5図は本発明の画像処理装置の一実施例を示
す図であり、第1図はその画像処理装置を適用したファ
クシミリ装置の斜視図、第2図はその画像処理装置の全
体ブロック図、第3図はその主走査処理回路図、第4図
はその副走査処理回路図、第5図はその画像処理装置の
作用を示すタイミングチャートである。
10・・・・・・画像縮小処理回路、
20・・・・・・主走査処理回路(画素間引手段)、2
1.22・・・・・・フリップフロップ、23・・・・
・・マルチプレクサ、
24・・・・・・コンパレータ、
25・・・・・・ゲート、
26.27・・・・・・フリップフロップ、30・・・
・・・副走査処理回路(ライン間引手段)、31.32
.33.34・・・・・・フリップフロップ、35・・
・・・・コンパレータ、
36・・・・・・マルチプレクサ、
37・・・・・・ゲート、
40・・・・・・バッファ回路、
50・・・・・・ラインメモリ。
第1図
手続補正書C15創1 to 5 are diagrams showing one embodiment of the image processing device of the present invention, FIG. 1 is a perspective view of a facsimile machine to which the image processing device is applied, and FIG. 2 is a perspective view of the image processing device. FIG. 3 is a main scanning processing circuit diagram, FIG. 4 is a sub-scanning processing circuit diagram, and FIG. 5 is a timing chart showing the operation of the image processing apparatus. 10... Image reduction processing circuit, 20... Main scanning processing circuit (pixel thinning means), 2
1.22...Flip-flop, 23...
...Multiplexer, 24...Comparator, 25...Gate, 26.27...Flip-flop, 30...
... Sub-scanning processing circuit (line thinning means), 31.32
.. 33.34...Flip-flop, 35...
... Comparator, 36 ... Multiplexer, 37 ... Gate, 40 ... Buffer circuit, 50 ... Line memory. Figure 1 Procedural amendment C15 draft
Claims (2)
手段と、副走査方向のラインの間引きを行うライン間引
手段と、を備え、画像の縮小処理を行う画像処理装置で
あって、前記画素間引手段が間引き画素データを該画素
データより前の画素データあるいは後の画素データと比
較して選定し、前記ライン間引手段が間引きラインの各
画素データを該ラインより前のラインの各画素データあ
るいは後のラインの各画素データと比較して間引き画素
データを選定してライン間引きを行うことを特徴とする
画像処理装置。(1) An image processing device that performs image reduction processing, comprising a pixel thinning device that thins out pixel data in the main scanning direction, and a line thinning device that thins out lines in the sub-scanning direction, The pixel thinning means selects thinned pixel data by comparing it with pixel data before or after the pixel data, and the line thinning means selects each pixel data of the thinned line from the pixel data of the line before the line. An image processing device that performs line thinning by selecting thinned-out pixel data by comparing each pixel data or each pixel data of a subsequent line.
を記憶するラインメモリと、間引き時、入力画素データ
をラインメモリからの画素データと比較するコンパレー
タと、コンパレータの比較結果に基づいて間引かずに採
用する画素データを選定してラインメモリに書き込む選
定手段と、を備えたことを特徴とする特許請求の範囲第
1項記載の画像処理装置。(2) The line thinning means includes a line memory that stores pixel data for one line, a comparator that compares input pixel data with pixel data from the line memory during thinning, and a line thinning unit that performs thinning based on the comparison result of the comparator. 2. The image processing apparatus according to claim 1, further comprising a selection means for selecting pixel data to be adopted without delay and writing the selected pixel data into the line memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313321A JPH01152868A (en) | 1987-12-10 | 1987-12-10 | Picture processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313321A JPH01152868A (en) | 1987-12-10 | 1987-12-10 | Picture processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01152868A true JPH01152868A (en) | 1989-06-15 |
Family
ID=18039822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62313321A Pending JPH01152868A (en) | 1987-12-10 | 1987-12-10 | Picture processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01152868A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799084A (en) * | 1980-12-12 | 1982-06-19 | Ricoh Co Ltd | Video quality compensation method for thinning out reduction system in facsimile transmitter/receiver |
-
1987
- 1987-12-10 JP JP62313321A patent/JPH01152868A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799084A (en) * | 1980-12-12 | 1982-06-19 | Ricoh Co Ltd | Video quality compensation method for thinning out reduction system in facsimile transmitter/receiver |
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