JPH01143099A - Sample-and-hold circuit - Google Patents
Sample-and-hold circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ、Ｄ／Ａ変換技術に関し、特にゲイン周
波数の特性を改善したサンプルホールド回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to A/D and D/A conversion technology, and particularly to a sample and hold circuit with improved gain frequency characteristics.
従来、この種のサンプルホールド回路は、第２図に示す
如くオペアンプＩＣ２抵抗Ｒ１，Ｒ２、コンデンサＣ２
，スイッチＳＷにより構成されてイル。コノ回路では、
・入力信号Ｓ１のサンプル時にはスイッチＳＷを閉じる
ことにより、出力信号Ｓ２として（Ｒ２／Ｒ１）ＸＳＩ
の信号が出力される。また、ホールド時にはスイッチｓ
ｗを開くことにより、コンデンサＣ２にチャージされた
電荷を一定に保ち、出力信号Ｓ２を一定に保っていた。Conventionally, this type of sample-and-hold circuit consists of an operational amplifier IC2, resistors R1 and R2, and a capacitor C2, as shown in FIG.
, switch SW. In the Kono circuit,
・When sampling the input signal S1, by closing the switch SW, (R2/R1)XSI is output as the output signal S2.
signal is output. Also, when holding, switch s
By opening w, the electric charge charged in the capacitor C2 was kept constant, and the output signal S2 was kept constant.
上述した従来のサンプルホールド回路は、電荷チャージ
用のコンデンサＣ２がオペアンプＩＣのフィードバック
回路に介挿されている。このため、スイッチＳＷが閉じ
ているサンプル時の入力信号Ｓ１と出力信号Ｓ２のゲイ
ン周波数特性Ｓ ２／ＳＬは、
３１ Ｒ１１＋５Ｃ２Ｒ２
となる。In the conventional sample-and-hold circuit described above, a capacitor C2 for charging is inserted in the feedback circuit of the operational amplifier IC. Therefore, the gain frequency characteristic S2/SL of the input signal S1 and the output signal S2 at the time of sampling when the switch SW is closed is 31 R11+5C2R2.
これは周波数ｆ＝１／２πＣ２Ｒ２（Ｈｚ ）において
、ｆ＝ＯＨ２＝ＤＣ電位に比べて−３６Ｂのゲイン周波
数特性となる。したがって、交流信号をサンプルホール
ドし、Ａ／Ｄ、Ｄ／Ａ変換にて交流信号を伝送した場合
に高域のゲイン周波数特性の劣化が生じるという問題が
ある。This results in a gain frequency characteristic of -36B at frequency f=1/2πC2R2 (Hz) compared to f=OH2=DC potential. Therefore, there is a problem in that when an AC signal is sampled and held and then transmitted through A/D and D/A conversion, the gain frequency characteristics in the high range deteriorate.
本発明は、サンプル時におけるゲイン周波数特性の劣化
を防止したサンプルホールド回路を提供することを目的
としている。An object of the present invention is to provide a sample and hold circuit that prevents deterioration of gain frequency characteristics during sampling.
本発明のサンプルホールド回路は、オペアンプの反転入
力端にスイッチを介して第１抵抗を接続するとともにこ
の第１抵抗には並列に第１コンデンサを接続し、またオ
ペアンプの出力端と反転入力端の間には第２コンデンサ
を接続し、かつこの出力端と第１抵抗との間には第２抵
抗を接続した構成とし、これでサンプル時におけるゲイ
ン周波数特性の劣化を防止している。The sample hold circuit of the present invention connects a first resistor to the inverting input terminal of an operational amplifier via a switch, connects a first capacitor in parallel to the first resistor, and connects the output terminal of the operational amplifier and the inverting input terminal. A second capacitor is connected between them, and a second resistor is connected between this output terminal and the first resistor, thereby preventing deterioration of the gain frequency characteristics during sampling.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図であるオペアンプＩ
Ｃの非反転入力端は接地され、反転入力端にはスイッチ
ＳＷを介して抵抗Ｒ１を接続し、かつこの抵抗Ｒ１と並
列にコンデンサＣ１を接続している。また、オペアンプ
ＩＣの出力端と反転入力端の間にはコンデンサＣ２を接
続し、また出力端と前記抵抗Ｒ１との間には抵抗Ｒ２を
接続している。FIG. 1 is a circuit diagram of an embodiment of the present invention, an operational amplifier I.
A non-inverting input terminal of C is grounded, a resistor R1 is connected to the inverting input terminal via a switch SW, and a capacitor C1 is connected in parallel with this resistor R1. Further, a capacitor C2 is connected between the output end and the inverting input end of the operational amplifier IC, and a resistor R2 is connected between the output end and the resistor R1.
この回路によれば、サンプル時にスイッチＳＷを閉じた
時のゲイン周波数特性Ｓ２／３１は、となる。According to this circuit, the gain frequency characteristic S2/31 when the switch SW is closed during sampling is as follows.
ここで、
Ｃ１・Ｒ１＝Ｃ２・Ｒ２・・・（３）
すなわち、
Ｃ１＝Ｒ２／Ｒ１・Ｃ２・・・（４）
となるようにコンデンサＣ１を選ぶことにより、式（２
）は
Ｓ ２／Ｓ １ ＝Ｒ２／Ｒ１・・・（５）となり、ゲ
イン周波数特性は高域でもフラットになる。Here, by selecting the capacitor C1 so that C1・R1=C2・R2...(3), that is, C1=R2/R1・C2...(4), the formula (2
) is S 2 /S 1 =R2/R1 (5), and the gain frequency characteristics are flat even in the high range.
以上説明したように本発明は、オペアンプの反転入力端
にスイッチを介して接続した第１抵抗に、並列に第１コ
ンデンサを接続しているので、この第１コンデンサによ
りサンプル時におけるゲイン周波数特性の劣化を無くす
ことが可能となり、これによりＡ／Ｄ、Ｄ／Ａ変換して
交流信号を伝送する際のゲイン周波数特性をフラットに
できる効果がある。As explained above, in the present invention, the first capacitor is connected in parallel to the first resistor connected to the inverting input terminal of the operational amplifier via a switch. This makes it possible to eliminate deterioration, which has the effect of flattening the gain frequency characteristics when transmitting AC signals through A/D and D/A conversion.
第１図は本発明のサンプルホールド回路の一実施例の回
路図、第２図は従来のサンプルホールド回路の回路図で
ある。
ＩＣ・・・オペアンプ、ＳＷ・・・スイッチ、ＣＩ、Ｃ
２・・・コンデンサ、Ｒ１，Ｒ２・・・抵抗、Ｓｌ・・
・入力信号、Ｓ２・・・出力信号。
第２図FIG. 1 is a circuit diagram of an embodiment of the sample and hold circuit of the present invention, and FIG. 2 is a circuit diagram of a conventional sample and hold circuit. IC... operational amplifier, SW... switch, CI, C
2... Capacitor, R1, R2... Resistor, Sl...
・Input signal, S2...output signal. Figure 2
Claims (1)
抵抗を接続するとともにこの第１抵抗には並列に第１コ
ンデンサを接続し、また前記オペアンプの出力端と反転
入力端の間には第２コンデンサを接続し、かつこの出力
端と前記第１抵抗との間には第２抵抗を接続したことを
特徴とするサンプルホールド回路。(1) The first
A resistor is connected, and a first capacitor is connected in parallel to the first resistor, and a second capacitor is connected between the output terminal and the inverting input terminal of the operational amplifier, and the output terminal and the first resistor are connected in parallel. A sample hold circuit characterized in that a second resistor is connected between the sample and hold circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973587A JPH01143099A (en) | 1987-11-30 | 1987-11-30 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29973587A JPH01143099A (en) | 1987-11-30 | 1987-11-30 | Sample-and-hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143099A true JPH01143099A (en) | 1989-06-05 |
Family
ID=17876331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29973587A Pending JPH01143099A (en) | 1987-11-30 | 1987-11-30 | Sample-and-hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143099A (en) |
-
1987
- 1987-11-30 JP JP29973587A patent/JPH01143099A/en active Pending
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