JPH01134604A - Programmable controller - Google Patents
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- JPH01134604A JPH01134604A JP62293652A JP29365287A JPH01134604A JP H01134604 A JPH01134604 A JP H01134604A JP 62293652 A JP62293652 A JP 62293652A JP 29365287 A JP29365287 A JP 29365287A JP H01134604 A JPH01134604 A JP H01134604A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、入力ユニット部の故障修理に際しても運転
を行なうことのできるプログラマブルコントローラに関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a programmable controller that can be operated even when an input unit section is being repaired.
第４図は従来のプログラマブルコントローラ（ｐｃ）の
回路構成ブロック図である。（１）は各メモリの読出し
、書込みなどを制御する中央処理装置（以下ＣＰＵ）、
（２）は外部入力機器 （６）の状態を示す出力イメ
ージメモリ、（３）は外部出力機器（図示を省略）とＰ
Ｃを接続可能にする出カニニット、（４）はＣＰ Ｕ
（１）での演算結果を一時的に格納する演算用メモリ、
（５）は上記ＣＰＵ（１）の演算処理に必要なプログラ
ムを格納するシーケンスプログラムメモリ、（６）は上
記ＣＰＵ（１）の演算動作に必要な動作状態などの外部
情報を検出する外部入力機器、（７） 、 （８）は外
部入力機器 （６）と入力イメージメモリ （９）を接
続し、上記外部入力機器 （６）からの情報をＣＰ Ｕ
（１）に入力する入力ユニット、 （９）は上記入力
ユニット（７）。FIG. 4 is a circuit configuration block diagram of a conventional programmable controller (PC). (1) A central processing unit (hereinafter referred to as CPU) that controls reading and writing of each memory,
(2) is an output image memory indicating the status of external input device (6), (3) is an external output device (not shown) and P
(4) is a CPU
(1) A calculation memory that temporarily stores the calculation results;
(5) is a sequence program memory that stores programs necessary for the arithmetic processing of the CPU (1), and (6) is an external input device that detects external information such as the operating state necessary for the arithmetic operation of the CPU (1). , (7) and (8) connect the external input device (6) and the input image memory (9), and transfer the information from the external input device (6) to the CPU.
(1) is the input unit that inputs the input, (9) is the input unit (7) mentioned above.
（８）を介して入力された上記外部入力機器 （６）の
オン・オフ情報を一時的に格納する入力イメージメモリ
である。(8) This is an input image memory that temporarily stores on/off information of the external input device (6) inputted through the external input device (6).
上記外部入力機器 （６）は、外部機器（図示を省略）
の動作状態等を検出するセンサ、スイッチ、押釦なとで
ある検出要素（八６）〜（Ｈ６）にて形成される。上記
入力ユニット （７）は上記検出要素（八６）〜（Ｄ６
）に対応して設けられるインターフェースとしての入力
要素（Ａ７）〜（Ｄ７）にて形成され、また入力ユニッ
ト （８）は同様に入力要素（Ｅ８）〜（Ｈ８）にて形
成され、上記ＣＰ Ｕ （１）の信号レベルに変換する
ものである。入力イメージメモリ （９）は上記入力ユ
ニット （７）の入力要素（Ａ７）〜（Ｈ８）に対応し
て設けられ、入力要素（八７）〜（Ｈ８）から入力され
る情報を専用のアドレスに格納する格納領域（Ａ９）〜
（Ｈ９）にて形成される。The above external input device (6) is an external device (not shown)
It is formed of detection elements (86) to (H6), which are sensors, switches, push buttons, etc. that detect the operating state of the device. The input unit (7) is the detection element (86) to (D6).
) is formed by input elements (A7) to (D7) as an interface provided corresponding to the CPU. This converts the signal level to (1). The input image memory (9) is provided corresponding to the input elements (A7) to (H8) of the input unit (7), and stores information input from the input elements (87) to (H8) to dedicated addresses. Storage area to store (A9) ~
(H9).
次に、上記構成に基づ〈従来ＰＣの動作について説明す
る。なお、シーケンスプログラムメモリ（５）には第５
図に示すシーケンスプログラムが格納されているとする
。Next, the operation of the conventional PC will be explained based on the above configuration. Note that the sequence program memory (5) contains the fifth
Assume that the sequence program shown in the figure is stored.
まず、ｃ ｐ ｕ （ｔ） は、シーケンスプログラム
メモリ （５）の１番地に格納されているＬＤ−Ａ命令
を取出し、解読後に入力イメージメモリ （９）のＡ番
地より外部機器のオン・オフ情報を読出し、演算用メモ
リ（４）に読出した情報を格納する。これでシーケンス
プログラムメモリ （５）の１番地に格納されている命
令の処理を完了する。First, c p u (t) takes out the LD-A instruction stored at address 1 of the sequence program memory (5), and after decoding it reads the on/off information of the external device from address A of the input image memory (9). and stores the read information in the calculation memory (4). This completes the processing of the instruction stored at address 1 in the sequence program memory (5).
次いで、シーケンスプログラムメモリ （５）の２番地
に格納されてる０ＵＴ−Ｊ命令を取出し、解読後に演算
用メモリ（４）に格納されているオン・オフ情報を出力
イメージメモリ （２）の３番地に転送すると共に出カ
ニニット （３）にも転送する。これでシーケンスプロ
グラムメモリ （５）の２番地に格納されている命令の
処理を完了する。Next, the 0UT-J instruction stored at address 2 of the sequence program memory (5) is retrieved, and after decoding, the on/off information stored in the calculation memory (4) is stored at address 3 of the output image memory (2). At the same time, it is also transferred to Dekanit (3). This completes the processing of the instruction stored at address 2 in the sequence program memory (5).
次いで、シーケンスプログラムメモリ （５）の３番地
に格納されているＥＮＤ−命令を取出して解読後にＣＰ
Ｕ （１）は、シーケンスプログラムが最後であるこ
とを認識し、改めて、シーケンスプログラムメロモリ
（５）の１番地より再実行する。Next, the END-instruction stored at address 3 of the sequence program memory (5) is retrieved, and after decoding it, the CP
U (1) recognizes that the sequence program is the last, and writes the sequence program memory again.
Re-execute from address 1 in (5).
すなわち、第５図のシーケンスプログラムについてＡ接
点（Ａ）の開閉状態を外部入力機器の検出要素（八６）
が検出し、この検出された情報を入力ユニット （７）
、入力イメージメモリ （９）を介してｃ ｐ ｕ （
１）に取込み、このＣＰ Ｕ （１）でシーケンスプロ
グラムメモリ （５）のシーケンスプログラムによって
演算を行ない、この演算結果が出カニニット （３）か
らリレー（Ｊ）に対して動作命令として出力される。In other words, for the sequence program shown in Figure 5, the open/closed state of the A contact (A) is detected by the detection element (86) of the external input device.
detects and inputs this detected information to the unit (7)
, c p u (
1), the CPU (1) performs calculations according to the sequence program in the sequence program memory (5), and the calculation results are output from the output unit (3) to the relay (J) as an operation command.
上記入力イメージメモリ （９）は入力ユニット（７）
、 （８）を介して、外部入力機器 （６）とハード
ウェア的に接続されている。The input image memory (9) above is the input unit (7)
, (8) is connected to the external input device (6) in terms of hardware.
また、入力ユニット （７）又は （８）は１ユニツト
で複数個の外部入力機器 （６）を入力イメージメモリ
（９）に接続できる入力要素を有する構成になってい
る。In addition, each input unit (7) or (8) has an input element that can connect a plurality of external input devices (6) to the input image memory (9).
（発明が解決しようとする問題点）
従来のＰＣは、以上のように構成れているため、ＰＣを
運転中に入力ユニットのある入力要素−点が故障した場
合、又は複数の入力ユニットの１つが故障した場合に、
入力ユニットを交換するためには運転状態で故障した入
力ユニットまたは故障した入力要素を、他の正常なもの
を動作させつつを交換するか又はＰＣの運転を停止させ
て電源を落して交換する等することにより、交換の際に
誤った入力情報が入力される不都合が生じ、故障してい
ない他の入力要素又は入力ユニットにまで影響を与えて
しまうなどの問題点があった。(Problems to be Solved by the Invention) Conventional PCs are configured as described above. If the
To replace an input unit, replace the input unit or input element that has failed during operation while other normal units are operating, or stop the PC and turn off the power. As a result, there is a problem that incorrect input information may be input at the time of replacement, and this may even affect other input elements or input units that are not defective.
この発明は上記のような問題点を解消するためになされ
たもので、ＰＣの運転中に入力ユニットが故障した場合
に故障した入力ユニット又は一部の入力要素の入力情報
を固定し、ｐｃの運転を停止させることなくまた入力ユ
ニットの修理中に誤情報の入力を阻止し、故障したユニ
ットを交換できるプログラマブルコントローラを得るこ
とを目的とする。This invention was made to solve the above-mentioned problems, and when an input unit fails while the PC is running, the input information of the failed input unit or some input elements is fixed, and the input information of the failed input unit or some input elements is fixed. To provide a programmable controller which can prevent input of incorrect information during repair of an input unit and replace a failed unit without stopping operation.
この発明に係るプログラマブルコントローラは、外部入
力機器からの情報に基づいて演算処理を演算処理部にて
行ない、該演算処理部に外部入力機器からの情報が複数
の入力要素を複数有する入力ユニット部にて入力され、
該入力ユニット部の各入力要素に対応する第１のメモリ
と第２のメモリとを有する入力イメージメモリ部が設け
られ、上記入力ユニット部の正常時に入力ユニット部の
各入力要素から入力される情報を上記第１のメモリに格
納し、該第１のメモリの格納情報を上記入力ユニット部
の故障時に上記第２のメモリに転送して格納し、上記第
１及び第２のメモリの各出力信号の論理和条件を求めて
出力し、該入力イメージメモリ部の出力に基づいて上記
演算処理部が演算動作を行なう構成である。The programmable controller according to the present invention performs arithmetic processing based on information from an external input device in an arithmetic processing section, and transmits information from the external input device to an input unit section having a plurality of input elements. is entered,
An input image memory section having a first memory and a second memory corresponding to each input element of the input unit section is provided, and information input from each input element of the input unit section when the input unit section is normal. is stored in the first memory, the information stored in the first memory is transferred to and stored in the second memory when the input unit section fails, and each output signal of the first and second memories is The logical sum condition is determined and outputted, and the arithmetic processing section performs an arithmetic operation based on the output of the input image memory section.
〔作用）
この発明における入力イメージメモリ部は、演算処理部
が演算時に使用する入力情報を、入力ユニット部からの
情報と第２のメモリの情報との論理和条件をとって入力
することにより、入力ユニット部が修理のために外され
る前に演算処理部の制御で入力ユニット部からの情報を
第２のメモリに転送し、演算処理部の演算時に使用する
入力情報を保持し、プログラマブルコントローラ自体の
運転を停止させないようにする。[Function] The input image memory unit in the present invention inputs the input information used by the arithmetic processing unit during calculation by taking the logical sum condition of the information from the input unit unit and the information in the second memory. Before the input unit section is removed for repair, the information from the input unit section is transferred to the second memory under the control of the arithmetic processing section, and the input information used during the calculation of the arithmetic processing section is held, and the programmable controller Prevent it from stopping its own operation.
以下、この発明の一実施例を第１図ないし第３図に基づ
いて説明する。この第１図は本実施例に係るＰＣの回路
構成ブロック図、第２図はユーザのＣＰＵに対する命令
動作フローチャート、第３図はユーザの動作命令に対す
るＣＰＵの動作フローチャートを示す。上記各図におい
て本実施例に係るＰＣは、外部入力機器 （６）からの
情報に基いて演算処理を行なうＣＰ Ｕ （１）と、該
ＣＰＵ（１）に外部入力機器 （６）からの情報を入力
する入力要素（＾７）・・・（Ｅ８）・・・を複数有す
る入力ユニット（７） 、 （８）と、該入力ユニット
（７） 、 （８）の各入力要素（Ａ７）・・・（Ｅ６
）・・・に対して設けられ、上記入力ユニット部（７）
、 （８）の正常時に入力ユニット（７）。An embodiment of the present invention will be described below with reference to FIGS. 1 to 3. FIG. 1 is a block diagram of the circuit configuration of the PC according to the present embodiment, FIG. 2 is a flowchart of the operation of instructions to the CPU by the user, and FIG. 3 is a flowchart of the operation of the CPU in response to the operation instructions of the user. In each of the above figures, the PC according to this embodiment includes a CPU (1) that performs arithmetic processing based on information from an external input device (6), and a CPU (1) that receives information from an external input device (6). Input units (7), (8) having a plurality of input elements (^7)...(E8)... for inputting, and each input element (A7) of the input units (7), (8). ...(E6
)... is provided for the input unit section (7).
, (8) when the input unit (7) is normal.
（８）の各入力要素（Ａ、）・・・（Ｅ８）・・・から
入力される情報を格納する第１のメモリ（Ａｌ２１・・
・（Ｅ１２）・・・及び該第１のメモリ（Ａｌ１）・・
・（Ｅ１２）・・・の格納情報を上記入力ユニット（７
） 、 （８）の故障時に転送されて疑似入力データと
して格納する第２のメモリ（ａ）・・・（ｅ）・・・を
有し、上記第１のメモリ（ＡＩ□）・・・（Ｅ１２）・
・・及び第２のメモリ（ａ）・・・（ｅ）・・・の各出
力信号の論理和条件を求めて出力する入力イメージメモ
リ（１２）と、該入力イメージメモリ（１２）と上記入
力ユニット（７） 、 （８） との間に接続され、
ユーザからの故障した入力ユニットの修理命令が入力さ
れた場合に、ＣＰ Ｕ （１）の演算動作に基づいて開
放され上記入力ユニットをＣＰ Ｕ （１）側から切離
す入力情報スイッチ（１０） 、 （１１） とを備
え、該入力イメージメモリ（１２）の出力に基づいて上
記ＣＰ Ｕ （１）が演算動作を行なう構成である。The first memory (Al21...) stores information input from each input element (A,)...(E8)...
・(E12)... and the first memory (Al1)...
・(E12)... is stored in the input unit (7).
), (8) has a second memory (a)...(e)... which is transferred and stored as pseudo input data in the event of a failure, and the first memory (AI□)...( E12)・
. . . and a second memory (a), . . . , (e), . connected between units (7) and (8),
an input information switch (10) that is opened based on the arithmetic operation of the CPU (1) and disconnects the input unit from the CPU (1) when a user inputs a repair command for the failed input unit; (11), and the CPU (1) performs arithmetic operations based on the output of the input image memory (12).
また本実施例に係るｐｃは、他の構成要素である出力イ
メージメモリ （２）、出カニニット （３）、演算用
メモリ（４）、シーケンスプログラムメモリ（５）につ
いては前記従来のＰＣと同様に構成され、同様に動作し
、この詳細な説明を省略する。In addition, the PC according to this embodiment has other components such as an output image memory (2), an output unit (3), a calculation memory (4), and a sequence program memory (5) as in the conventional PC. are constructed and operate similarly, and a detailed description thereof will be omitted.
次に上記構成に基づく本実施例の動作について説明する
。シーケンスプログラムメモリ （５）には前記従来Ｐ
Ｃと同様に第５図に示すシーケンスプログラムが入力さ
れているものとする。Next, the operation of this embodiment based on the above configuration will be explained. The sequence program memory (5) contains the conventional P
As with C, it is assumed that the sequence program shown in FIG. 5 has been input.
まず、外部入力機器 （６）の各構成要素（八〇）・・
・（Ｅ６）・・・より各々のデータが入力情報として入
力ユニット（７） 、 （８）を介して入力され、上記
入力ユニット（７） 、 （８）の正常時に投入状態に
ある入力情報スイッチ（１０） 、 （１１）により上
記入力ユニット（７） 、 （８）の内容が入力イメー
ジメモリ（１２）の第１のメモリ（Ａｌ１）・・；（Ｅ
＋２）・・・に−時的に格納され、この格納された入力
情報がｃ ｐ Ｕ （１）に取込まれ、このｃ ｐ Ｕ
（１）が入力情報に基づいて演算動作を行なう。First, each component (80) of the external input device (6)...
・(E6)... Each data is input as input information via the input units (7) and (8), and the input information switch is in the closed state when the input units (7) and (8) are normal. According to (10) and (11), the contents of the input units (7) and (8) are transferred to the first memory (Al1) of the input image memory (12)...; (E
+2) ... is temporarily stored, and this stored input information is taken into c p U (1), and this c p U
(1) performs an arithmetic operation based on input information.
上記入力ユニット（７） 、 （８）の各入力要素（Ａ
７）・・・（Ｅ８）・・・かいずれも正常である場合に
は、これら各入力要素（Ａ７）・・・（Ｅ６）・・・の
内容がそのまま入力イメージメモリ（１２）の第１のメ
モリ（ＡＩ□）・・・（Ｅ１２）・・・に格納され、ま
た第２のメモリ（ａ）・・・（ｅ）・・・には未だ何も
格納されていなことから第１のメモリ（Ａ１２） ・・
・（Ｅ１２）・・・と第２のメモリ（ａ） ・・・（ｅ
）・・・どの各出力についての論理和条件は第１のメモ
リ（Ａｌ１）・・・（Ｅ１２）・・・の内容が出力され
ることとなる。Each input element (A
7)...(E8)... are normal, the contents of each of these input elements (A7)...(E6)... are stored as they are in the first input image memory (12). Since the second memory (a)...(e)... has not yet stored anything, the first Memory (A12)...
・(E12)... and the second memory (a)...(e
)...The OR condition for each output is that the contents of the first memory (Al1)...(E12)... are output.
他方、上記入力ユニット（７） 、 （８）の各入力要
素（Ａ７）・・・（Ｅ８）・・・のうちいずれかが故障
し場合には、第２図に示す通りユーザがキーボード等の
入力手段（図示を省略）にてＣＰ Ｕ （１）の内部メ
モリ（図示を省略）中の１番地に交換すべき故障した入
力ユニット番号（Ｎｏ）をセットし、これから入力ユニ
ットの交換を実行する動作命令を上記ＣＰＵ（１）の内
部メモリのＭ番地をオン状態にセットする（ステップ１
）。また、ＣＰ Ｕ （１）は第３図に示す通りＣＰ
Ｕ （１）の内部メモリを常時スキャニングしてＭ番地
がオフからオンに変化しているか否かを判断しくステッ
プ１−１）、オン状態となっていれば、１番地の入力番
号（ＮＯ）に従って入力イメージメモリ（１２）にセッ
トし、入力情報スイッチ（１０）又は（１１）を開放状
態とする（ステップ１−２）。On the other hand, if any of the input elements (A7)...(E8)... of the input units (7), (8) breaks down, the user must use the keyboard etc. as shown in Figure 2. Using the input means (not shown), set the failed input unit number (No.) to be replaced at address 1 in the internal memory (not shown) of the CPU (1), and replace the input unit from now on. An operation command is set to the M address of the internal memory of the CPU (1) to turn on (step 1)
). In addition, CPU (1) is CP U (1) as shown in Figure 3.
The internal memory of U (1) is constantly scanned to determine whether address M has changed from off to on (Step 1-1). If it is on, the input number at address 1 (NO). Accordingly, the information is set in the input image memory (12), and the input information switch (10) or (11) is opened (step 1-2).
上記入力イメージメモリ（１２）のセットは、ＣＰＵ（
１）が第１のメモリ（Ａｌ２１・・・（Ｅ Ｉ ２）・
・・の内容を読み出し、この読み出した入力情報を第２
のメモリ（ａ）・・・（ｅ）・・・に転送して格納し、
上記入力情報スイッチ（１０）又は（１１）が開放状態
とされるので転送された入力情報が固定されることとな
る。よって、第１のメモリ（Ａｌ１）・・・（Ｅ１２）
・・・は格納されたデータがなく、また入力ユニット（
７） 、 （８） と接続される入力情報スイッチ（１
０）又は（１１）が開放状態であることから入力イメー
ジメモリ（１２）の論理和出力は第２のメモリ（ａ）・
・・（ｅ）・・・の内容が入力情報としてｃ ｐ Ｕ
（１） に入力されることとなる。このＣＰ Ｕ （
１）は入力された入力情報でシーケンスプログラムメモ
リ （５）のシーケンスプログラムを実行する。即ち、
ＣＰ Ｕ （１）は入力ユニットを外されても入力イメ
ージメモリ（１２）の第２のメモリ（ａ）・・・（ｅ）
・・・に格納される疑似入力データを前の情報が残った
形でシーケンスプログラムを処理することとなる。The above input image memory (12) is set by the CPU (
1) is the first memory (Al21...(E I 2)...
Read the contents of ... and input this read input information to the second
Transfer and store it in the memory (a)...(e)... of
Since the input information switch (10) or (11) is opened, the transferred input information is fixed. Therefore, the first memory (Al1)...(E12)
... has no stored data, and the input unit (
7), (8) and input information switch (1) connected to
0) or (11) is open, the logical OR output of the input image memory (12) is output to the second memory (a).
The contents of ...(e)... are used as input information c p U
(1) will be input. This CPU (
1) executes the sequence program in the sequence program memory (5) using the input information. That is,
CPU (1) uses the second memory (a)...(e) of input image memory (12) even if the input unit is removed.
The pseudo input data stored in . . . will be processed by the sequence program with the previous information remaining.
またｃ ｐ ｕ （ｔ）は内部メモリのＭ番地がオフ−
オン状態に変化していない場合に、オン−オフ状態に変
化したか否かを判断する（ステップ１−３）。Also, c p u (t) indicates that address M of the internal memory is off.
If the state has not changed to the on state, it is determined whether the state has changed to the on-off state (step 1-3).
ここで、ユーザが入力ユニットを交換しくステップ２）
、内部メモリのＭ番地をオフ状態とすると共に１番地の
内容をクリアしたとすると（ステップ３）、上記（ステ
ップ１−３）の判定後にＣＰＵ（１）が入力情報スイッ
チ（１０）又は（１１）を没入状態とする（ステップ１
−４）。上記（ステップ１−３）の判断でＭ番地がオン
状態の場合には再度（ステップ１−１）にもどることと
なる。At this point, if the user wants to replace the input unit, step 2)
, suppose that address M of the internal memory is turned off and the contents of address 1 are cleared (step 3). After the above determination (step 1-3), the CPU (1) turns the input information switch (10) or (11) on. ) into an immersive state (Step 1
-4). If the M address is in the on state as determined in step 1-3 above, the process returns to step 1-1 again.
なお、上記実施例においては入力情報スイッチをＣＰ
Ｕ （１）の演算動作に基いて開放、投入の制御を行な
う構成としたが、演算処理部の内部メモリにおける特定
フラグのオン・オフ状態により開放、投入の動作を行な
うこともできる。In the above embodiment, the input information switch is CP.
Although the opening and closing operations are controlled based on the arithmetic operation of U (1), the opening and closing operations can also be performed depending on the on/off state of a specific flag in the internal memory of the arithmetic processing section.
〔発明の効果〕
以上のようにこの発明によれば、入力情報を入力ユニッ
トを介しての情報と入力ユニット故障時の情報である疑
似入力データとの論理和条件を求めるように構成したの
で、入力情報が固定でき、故障した入力ユニットを外し
てもＰＣを停止させることなく継続運転ができる効果が
ある。[Effects of the Invention] As described above, according to the present invention, since the input information is configured to obtain the OR condition of the information via the input unit and the pseudo input data which is information at the time of input unit failure, The input information can be fixed, and even if a failed input unit is removed, the PC can continue to operate without stopping.
第１図はこの発明の一実施例によるプログラマブルコン
トローラの回路構成ブロック図、第２図はユーザのＣＰ
Ｕに対する動作フローチャート、第３図はＣＰＵの動作
フローチャート、第４図は従来のＰＣの回路構成ブロッ
ク図、第５図はシーケンスプログラムの回路図である。
（１）はＣＰＵ （中央処理装置）、
（２）は出力イメージメモリ、
（３）は出カニニット、（４）は演算用メモリ、（５）
はシーケンスプログラムメモリ、（６）は外部入力機器
、
（７） 、 （８）は入力ユニット、
（９）は従来の入力イメージメモリ、
（１０） 、 （１１）は入力情報スイッチ、（１２）
は入力イメージメモリ、
（八１２）・・・（ＥＩ２）・・・は第１のメモリ、（
ａ）・・・（ｅ）・・・は第２のメモリ。
なお′、各図中、同一符号は同−又は相当部分を示す。FIG. 1 is a circuit configuration block diagram of a programmable controller according to an embodiment of the present invention, and FIG. 2 is a block diagram of a programmable controller according to an embodiment of the present invention.
FIG. 3 is a flowchart of the operation of the CPU, FIG. 4 is a block diagram of the circuit configuration of a conventional PC, and FIG. 5 is a circuit diagram of a sequence program. (1) is the CPU (central processing unit), (2) is the output image memory, (3) is the output unit, (4) is the calculation memory, (5)
is a sequence program memory, (6) is an external input device, (7) and (8) are input units, (9) is a conventional input image memory, (10) and (11) are input information switches, (12)
is the input image memory, (812)...(EI2)... is the first memory, (
a)...(e)... are second memories. Note that in each figure, the same reference numerals indicate the same or corresponding parts.
Claims (3)
演算処理部と、該演算処理部に外部機器からの情報を入
力するインターフェースとしての入力要素を複数有する
入力ユニット部と、該入力ユニット部の各入力要素に対
応して設けられ、上記入力ユニット部の正常時に入力ユ
ニット部の各入力要素から入力される情報を格納する第
１のメモリ及び該第１のメモリの格納情報を上記入力ユ
ニット部の故障時に転送されて格納する第２のメモリを
有し、上記第１及び第２のメモリの各出力信号の論理和
条件を求めて出力する入力イメージメモリ部とを備え、
該入力イメージメモリ部の出力に基づいて上記演算処理
部が演算動作を行なう構成としたことを特徴とするプロ
グラマブルコントローラ。(1) An arithmetic processing section that performs arithmetic processing based on information from an external device, an input unit section that has a plurality of input elements as an interface that inputs information from the external device to the arithmetic processing section, and the input unit section. a first memory that is provided corresponding to each input element of the input unit section and stores information input from each input element of the input unit section when the input unit section is normal; and a first memory that stores the information stored in the first memory in the input unit an input image memory section for determining and outputting a logical sum condition of each output signal of the first and second memories;
A programmable controller characterized in that the arithmetic processing section performs an arithmetic operation based on the output of the input image memory section.
モリ部への入力情報の送出を阻止する入力情報スイッチ
を有することを特徴とする特許請求の範囲第１項に記載
のプログラマブルコントローラ。(2) The programmable controller according to claim 1, wherein the input unit section includes an input information switch that prevents input information from being sent to the input image memory section in the event of a failure.
リにおける特定フラグのオン・オフ状態により開放、投
入動作を行なうことを特徴とする特許請求の範囲第２項
に記載のプログラマブルコントローラ。(3) The programmable controller according to claim 2, wherein the input information switch is opened and closed depending on the on/off state of a specific flag in the internal memory of the arithmetic processing section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293652A JP2575424B2 (en) | 1987-11-20 | 1987-11-20 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293652A JP2575424B2 (en) | 1987-11-20 | 1987-11-20 | Programmable controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134604A true JPH01134604A (en) | 1989-05-26 |
| JP2575424B2 JP2575424B2 (en) | 1997-01-22 |
Family
ID=17797486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293652A Expired - Lifetime JP2575424B2 (en) | 1987-11-20 | 1987-11-20 | Programmable controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575424B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852702A (en) * | 1981-09-25 | 1983-03-29 | Omron Tateisi Electronics Co | Programmable controller |
| JPS59133603A (en) * | 1983-01-20 | 1984-08-01 | Omron Tateisi Electronics Co | Programmable controller |
| JPS6093502A (en) * | 1983-10-26 | 1985-05-25 | Mitsubishi Electric Corp | Output holding system of digital controller |
| JPS61188602A (en) * | 1985-02-16 | 1986-08-22 | Omron Tateisi Electronics Co | Monitoring circuit of input/output bus |
-
1987
- 1987-11-20 JP JP62293652A patent/JP2575424B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852702A (en) * | 1981-09-25 | 1983-03-29 | Omron Tateisi Electronics Co | Programmable controller |
| JPS59133603A (en) * | 1983-01-20 | 1984-08-01 | Omron Tateisi Electronics Co | Programmable controller |
| JPS6093502A (en) * | 1983-10-26 | 1985-05-25 | Mitsubishi Electric Corp | Output holding system of digital controller |
| JPS61188602A (en) * | 1985-02-16 | 1986-08-22 | Omron Tateisi Electronics Co | Monitoring circuit of input/output bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575424B2 (en) | 1997-01-22 |
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